芯粒
關注創建者：平頭叔 創建時間：2023-06-06
芯粒的實例教程
比如近日聯發科宣布將開發集成英偉達GPU芯粒的汽車SoC，搭載英偉達AI 和圖形計算 IP，該芯粒支持互連技術，可實現芯粒間流暢且高速的互連互通。以及Jim Keller的公司Tenstorrent和LG宣布，雙方正在合作構建新一代RISC-V架構的AI和視頻編解碼器Chiplet，以潛在地為LG未來的高端電視和汽車產品提供動力。
這兩項合作，無疑是行業廠商在圍繞第三方芯粒供應商方面的嘗試和探索，釋放出業內正在圍繞各自標準積極探索的信號。小芯片商店的夢想仿佛近了一步。
綜合來看，現階段Chiplet發展必然存在多條技術路線并行的情況，如何定義一個行業中大家互相都認可的標準化協議很復雜。至少當前還沒有一種互連標準和技術可以滿足行業“通用”的需求。
展望未來，誰能率先在Chiplet商業上取得成功，誰就有可能主導行業標準。黃樂天表示，很多行業標準和協議其實都不是大家一起制定出來的，多種標準并存最終靠的是勝者為王。即誰能在“亂世”中脫穎而出，能在商業競爭中率先跑出來誰就是標準。
然而，相比之下，國內企業在Chiplet方面進展較慢。黃樂天把Chiplet分為三個階段：
為了降成本、提升良率，把大芯片切小；
企業內部形成芯粒系列化，內部形成IP復用，以系列產品的形式做套片復用；
通過積累芯粒庫，實現不同廠商之間芯粒通用，形成完善的設計方法學和流程。
而國內之所以發展較慢，原因在于目前本土本土企業幾乎都還沒有能力做到第二階段，就想直接跟國外廠商的第三階段對標，想要達到行業巨頭還未實現的愿景。
展開 2.3.3 芯片級三維集成——芯粒技術
隨著集成電路先進工藝技術復雜度的不斷提升，芯片生產面臨嚴重的成本問題：一方面，芯片的制造成本越來越高；另一方面，芯片的設計成本也越來越高。為了解決該問題，研究人員引入了芯片級三維集成技術，提出模塊化的設計方法，其中最具發展前景的是芯粒技術。如圖7（a）所示，芯粒技術核心思想類似于組裝計算機，把功能模塊分解成多個高良率、低成本的小型芯片模塊（稱為芯粒），然后根據芯片功能的需求將芯粒靈活組合，并應用到不同場景。芯粒技術的大規模應用需要解決芯片接口標準化的問題。2022年3月，英特爾聯合AMD、ARM、高通、微軟、谷歌云、Meta、臺積電、日月光、三星行業巨頭成立通用芯粒高速互連（Universal Chiplet Interconnect Express, UCIe）聯盟，制定了UCIe技術標準，為推動芯粒技術產業化鋪平道路。日前，蘋果公司發布的M1 Ultra芯片通過Ultra Fusion封裝架構將兩塊M1 Max芯片內部互連，實現了極強的芯片性能，包括2.5 TB/s的片間帶寬（圖7（b）），這是芯粒技術提升芯片性能的范例。
展開 審視相關市場趨勢
芯粒的出現：芯粒（Chiplet）實際上是小型單裸片，其可共封裝以作為單個芯片運行，從而從片上系統轉變為一個封裝中的芯片系統。芯粒可能會在CPO被采用的過程中發揮重要作用，甚至能夠加速CPO的應用。芯粒方案可在統一封裝中混合不同的技術和功能。例如，OIO芯粒可建立在較早的CMOS節點基礎之上，ASIC則基于更先進的節點，從而實現更低的成本和更高的良率。
通過3D-IC實現的集成密度：半導體行業正在通過3D-IC技術提高集成密度。盡管目前許多CPO方法都是在低損耗基板上將光學和電氣芯片相鄰放置，但3D-IC技術的進步可以實現多裸片芯粒CPO，其中，OIO和ASIC通過極低功耗和極高帶寬的芯片間通信進行了3D集成。這種集成密度帶來了更大、更復雜的設計，因此，對多物理場和電磁（EM）仿真的需求也與日俱增，以分析新出現的物理效應。
線性驅動可插拔光學（LPO）：現有的可插拔技術，不會被輕易放棄。與CPO相似，LPO技術通過從可插拔光學器件中移除DSP來實現節能。與傳統的可插拔模塊相比，CPO中光學及電子元件的緊密布置，實現了幾個數量級的微型化。不過，插拔器件本身也可以采用這種微型化技術，以改善其笨重的外形尺寸。
要滿足市場期望并贏得最終用戶對CPO可行性的信心，就必須展示強大的多供應商業務模式，并顯著節省成本和能耗。為了利用行業趨勢和技術以加速CPO和OIO的應用，光學界需要解決一些關鍵部分的缺失問題，如IP模塊和光學接口標準等。該過程中，從設計與仿真軟件提供商、器件與芯片設計商、系統架構，到封裝公司、測試設備提供商和代工廠，供應鏈中所有參與者的協作必不可少。建立生態系統并非易事，必然需要一定時間。然而，隨著AI/ML等大型應用的出現，競爭其實已經拉開帷幕。
展開 為了應對這個問題，很多人想到了使用模塊化設計方法，即把功能塊分離成小型模塊，做成一個個高良率、低成本的芯粒，然后根據需要靈活組裝起來，即把芯片合理剪裁到各種不同的應用。
近年來，學術界和產業界都在進行芯粒的研發工作。芯粒一般可以通過2.5D架構的中介層來組裝或堆疊。2.5D技術是指將多塊芯片粒在硅載片（silicon interposer）上使用互聯線連接在一起，由于硅載片上的互聯線密度可以遠高于傳統PCB上的互聯線密度，因此可以實現高性能互聯。其典型的技術即TSMC推出的CoWoS，InFO以及Intel的EMIB等技術。
而傳統的3D IC技術則是將多塊芯片堆疊在一起，并使用TSV技術將不同的芯片做互聯。目前，3D IC主要用在內存芯片之間的堆疊架構和傳感器的堆疊，而2.5D技術則已經廣泛應用在多款高端芯片組中。另外3D和2.5D之間也不是完全對立，例如在HBM內存中，多塊內存之間使用3D IC集成，而內存與主芯片之間則使用2.5D技術集成在一起。
現在，抓住先進封裝和3D集成提供的機會，芯粒為安全可靠的電子系統設計開辟了新的領域。通過調整放置在一個芯片封裝中的芯粒數量，就可以創建不同規模的系統，大大提升了系統設計的靈活性和可擴展性，同時也大大降低了研發成本，縮短了研發周期。
什么是3D堆疊技術？
展開 其核心思想是將多個半導體芯片（業內常稱為“芯粒”）通過兩種方式組合：要么并排布置在同一個中介層上（稱為2.5D-IC），要么垂直堆疊起來（稱為3D-IC）。這些芯粒之間依靠硅通孔（TSV）和硅中介實現互連。TSV是穿過硅中介的垂直導電通道，如同打通各層之間的“電梯”，能夠顯著縮短互連長度、降低寄生電容、提高信號帶寬，從而提升系統整體性能。
借助3D-IC技術，邏輯芯片、存儲器、傳感器、微機電系統（MEMS）等不同工藝、不同功能的芯片可以被“異構集成”在一個緊湊的封裝內，實現更高的性能、更低的功耗和更小的物理尺寸。
為什么3D-IC是更好的選擇？
長期以來，片上系統（SoC）一直是IC設計師的理想方案，因為它能將所有功能集成于單一芯片，帶來高性能和豐富的功能。然而，SoC本質上是單芯片集成，隨著功能增多，其局限性也日益凸顯：
尺寸限制：所有組件必須擠在同一芯片上，芯片面積限制了可集成的元件數量和類型。
成本與復雜度：SoC需要整個芯片采用最先進的制造工藝，導致成本高昂、生產復雜，尤其在大批量時可能影響商業可行性。
功耗與散熱：高密度集成使功耗密度增加，熱量集中，可能導致性能下降。
靈活性與升級性差：任何功能升級都需重新設計整顆芯片，難以快速響應市場變化。
正是這些瓶頸，促使設計人員轉向更具革命性的3D-IC設計。與傳統的2D-IC相比，3D-IC具有多重優勢：性能更高、功耗更低、外形更小，同時支持異構集成，空間利用率和電氣性能都得到提升。
3D-IC的實現依賴于硅中介和TSV。硅中介是一層薄硅片，作為多個裸片（芯片）的公共基板，通過微凸塊和垂直TSV實現芯片間的高密度互連。
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其核心思想是將多個半導體芯片（業內常稱為“芯粒”）通過兩種方式組合：要么并排布置在同一個中介層上（稱為2.5D-IC），要么垂直堆疊起來（稱為3D-IC）。這些芯粒之間依靠硅通孔（TSV）和硅中介實現互連。TSV是穿過硅中介的垂直導電通道，如同打通各層之間的“電梯”，能夠顯著縮短互連長度、降低寄生電容、提高信號帶寬，從而提升系統整體性能。
本次課程將梳理UCle在技術演進、生態建設及行業應用等維度的關鍵進展，重點呈現了標準迭代的核心突破與生態落地的階段性成果，為行業理解芯粒互連技術趨勢提供了核心參考。
本次課程將梳理UCle在技術演進、生態建設及行業應用等維度的關鍵進展，重點呈現了標準迭代的核心突破與生態落地的階段性成果，為行業理解芯粒互連技術趨勢提供了核心參考。
臺積電生態系統與聯盟管理事業部總監Aveek Sarkar表示：“臺積電的先進工藝、光子學和封裝創新，正在加速高速通信接口和多芯粒（Multi-die）芯片的研發，這對于高性能、節能型AI系統至關重要。我們與新思科技等OIP生態系統合作伙伴通力合作，旨在為新一代設計提供先進的熱、電源和信號完整性分析流程，以及AI驅動的光子學優化解決方案。”
這些技術通過異構芯粒、硅中介層和復雜多層布線實現更高性能與集成度。然而，由于電子計算機輔助設計（ECAD）數據規模龐大且結構復雜，這種技術演進給建模、仿真和可靠性評估帶來了重大挑戰。
01現代 ECAD 模型日益增長的復雜性
現代 IC 封裝在多層布線中涉及數千條網絡，并采用多種具有不同物理特性的材料，導致 ECAD 數據集極為龐大，難以管理與分析。
3D-IC技術是指用于多芯片集成電路的一系列封裝技術，其中多個半導體芯片（稱為“芯粒”）彼此靠近（2.5D-IC）或相互疊放（3D-IC）。這些芯粒（Chiplet）使用帶硅通孔（TSV）的硅中介進行互連，這些通孔穿過硅中介并實現所有層之間的連接。TSV可提供更短的互連長度、更低的寄生電容和更高的帶寬，從而提高系統性能。
審視相關市場趨勢
芯粒的出現：芯粒（Chiplet）實際上是小型單裸片，其可共封裝以作為單個芯片運行，從而從片上系統轉變為一個封裝中的芯片系統。芯粒可能會在CPO被采用的過程中發揮重要作用，甚至能夠加速CPO的應用。芯粒方案可在統一封裝中混合不同的技術和功能。例如，OIO芯粒可建立在較早的CMOS節點基礎之上，ASIC則基于更先進的節點，從而實現更低的成本和更高的良率。
主要研究方向為電子器件的熱管理（特別是三維集成和芯粒）、熱測量、熱學電學協同設計。程哲于2019年12月博士畢業于Georgia Tech，師從Prof. Samuel Graham (現為馬里蘭大學工學院院長)；2020年1月至2022年12月在UIUC進行博士后訓練，合作導師為Prof.
黃樂天把Chiplet分為三個階段：
為了降成本、提升良率，把大芯片切小；
企業內部形成芯粒系列化，內部形成IP復用，以系列產品的形式做套片復用；
通過積累芯粒庫，實現不同廠商之間芯粒通用，形成完善的設計方法學和流程。
如果在芯片設計 階段，就將大規模的 SoC 按照不同的功能模塊分解為一個個的芯粒，那么部分芯粒則可以做到類似模塊化的設計，而且可以重復運用在不同的芯片產品當中。這樣可以極大降低芯片設計的難度和設計成本， 同時也有利于后續產品的迭代，加速產品的上市周期。
