當(dāng)前，隨著芯片工藝制程節(jié)點(diǎn)的持續(xù)演進(jìn)，短溝道效應(yīng)以及量子隧穿效應(yīng)帶來的發(fā)熱、漏電等問題愈發(fā)嚴(yán)重，追求經(jīng)濟(jì)效能的“摩爾定律”日趨放緩。

先進(jìn)制程下高昂的芯片研發(fā)、制造費(fèi)用也給Fabless公司帶來了巨大的成本壓力與投資風(fēng)險(xiǎn)，這迫使人們尋求性價(jià)比更高的技術(shù)路線來滿足產(chǎn)業(yè)界日益增長(zhǎng)的對(duì)芯片性能的需求。

在此背景下，產(chǎn)業(yè)開始轉(zhuǎn)向以先進(jìn)封裝為代表的新賽道，伴隨著先進(jìn)封裝而出現(xiàn)的第一個(gè)新概念就是Chiplet，業(yè)內(nèi)又稱芯?；蛐⌒酒?。

傳統(tǒng)上，為了開發(fā)復(fù)雜的SoC產(chǎn)品，供應(yīng)商需要設(shè)計(jì)一種將所有功能集成在同一芯片上的芯片。在隨后的每一代中，芯片的功能數(shù)量都急劇增加，尤其是在最新的7nm、5nm、3nm節(jié)點(diǎn)上，成本和復(fù)雜性飆升。

而Chiplet的原理是將原本一塊復(fù)雜的SoC芯片，從設(shè)計(jì)時(shí)就按照不同的計(jì)算單元或功能單元對(duì)其進(jìn)行分解，然后每個(gè)單元選擇最適合的工藝制程進(jìn)行制造，再將這些模塊化的裸片互聯(lián)起來，通過先進(jìn)封裝技術(shù)，將不同功能、不同工藝制造的Chiplet封裝成一個(gè)SoC芯片。

由于分解后的芯粒可以分離制造，可以采用不同的工藝。對(duì)于工藝提升敏感的模塊如CPU，可以采用先進(jìn)制程生產(chǎn)，而對(duì)于工藝提升不敏感的模塊比如IO部分，則可以采用成本較低的成熟制程制造，以此來降低成本。

簡(jiǎn)單來講，Chiplet旨在將大芯片“化整為零”，單顆Chip本質(zhì)上是IP硬件化，Chiplet封裝可以看作是多顆硬件化的IP的集成。后續(xù)Chiplet芯片的升級(jí)，可以選擇僅升級(jí)部分IP單元對(duì)應(yīng)的Chip，部分IP保留——從而實(shí)現(xiàn)一種新形式的IP復(fù)用，既可以借助生產(chǎn)規(guī)模獲得更低成本，還能夠大幅縮短產(chǎn)品上市周期。

據(jù)Omdia報(bào)告，預(yù)計(jì)到2024年，Chiplet市場(chǎng)規(guī)模將達(dá)到58億美元，2035年將超過570億美元，市場(chǎng)規(guī)模將迎來快速增長(zhǎng)。 

2018-2024年Chiplet市場(chǎng)規(guī)模趨勢(shì)

（圖源：Omdia）

雖然上面的方式聽起來十分理想，但各個(gè)獨(dú)立的裸片在帶寬、互操作性和數(shù)據(jù)完整性方面具有很大差異，目前只有那些擁有足夠資源來支持裸片間定制互連開發(fā)的大公司在采用這種技術(shù)。

從Chiplet市場(chǎng)進(jìn)展來看，AMD、臺(tái)積電、英特爾、英偉達(dá)等芯片巨頭廠商嗅到了這個(gè)領(lǐng)域的市場(chǎng)機(jī)遇，近年來開始紛紛入局Chiplet。

AMD最新幾代產(chǎn)品都極大受益于“SiP+Chiplet”的異構(gòu)系統(tǒng)集成模式；英特爾推出了其首個(gè)基于Chiplet設(shè)計(jì)的第四代至強(qiáng)可擴(kuò)展服務(wù)器處理器Sapphire Rapids；蘋果發(fā)布的M1 Ultra芯片，通過Chiplet封裝方案將兩個(gè)M1 Max芯片互連，以實(shí)現(xiàn)更高的性能以及更經(jīng)濟(jì)的方案；Marvell自2016年以來一直使用Chiplet設(shè)計(jì)其網(wǎng)絡(luò)處理和通信芯片；Intel Foundry Services正在為基于芯粒的數(shù)據(jù)中心客戶定制系統(tǒng)...

科技巨頭的動(dòng)態(tài)和布局，無一不反映著如今Chiplet技術(shù)正在得到行業(yè)內(nèi)的認(rèn)可和重視。Chiplet儼然已成為各芯片廠商進(jìn)入下一個(gè)關(guān)鍵創(chuàng)新階段并打破功率-性能-面積（PPA）天花板的一個(gè)絕佳技術(shù)選擇。

然而，雖然有諸多優(yōu)勢(shì)加持，但與所有新技術(shù)一樣，Chiplet也面臨不少挑戰(zhàn)，受限于不同架構(gòu)、不同制造商生產(chǎn)的die之間的互連接口和協(xié)議的不同，設(shè)計(jì)者必須考慮到工藝制程、封裝技術(shù)、系統(tǒng)集成、擴(kuò)展等諸多復(fù)雜因素。同時(shí)還要滿足不同領(lǐng)域、不同場(chǎng)景對(duì)信息傳輸速度、功耗等方面的要求，使得Chiplet的設(shè)計(jì)過程異常艱難。

Chiplet能否成為一種新的IP產(chǎn)品和商業(yè)模式，甚至拯救摩爾定律的救星，關(guān)鍵就在于業(yè)界能否達(dá)成統(tǒng)一的Chiplet互聯(lián)標(biāo)準(zhǔn)，建立起來一個(gè)開放和標(biāo)準(zhǔn)化的Chiplet生態(tài)。

從上述采用Chiplet技術(shù)的廠商來看，所有這些公司都是依賴企業(yè)內(nèi)部的芯粒來實(shí)現(xiàn)的，本質(zhì)上是分解的SoC。

在這個(gè)過程中，眾多的芯片廠商都在推自己的互聯(lián)標(biāo)準(zhǔn)，比如Marvell在推出模塊化芯片架構(gòu)時(shí)采用了Kandou總線接口；英偉達(dá)用于GPU的高速互聯(lián)NV Link方案；英特爾免費(fèi)向外界授權(quán)的AIB高級(jí)接口總線協(xié)議；臺(tái)積電和Arm合作推出的LIPINCON協(xié)議；AMD也有Infinity Fabrie總線互聯(lián)技術(shù)，以及用于存儲(chǔ)芯片堆疊互聯(lián)的HBM接口等等。

可以看到，這些芯片巨頭們?cè)诜e極探索Chiplet技術(shù)，但同時(shí)大家又各自為戰(zhàn)，推動(dòng)自己的高速互聯(lián)協(xié)議標(biāo)準(zhǔn)。有業(yè)內(nèi)專家指出，不同工藝、功能和封裝的芯片之間沒有統(tǒng)一的通信接口，會(huì)造成嚴(yán)重的資源浪費(fèi)。

目前市面上一些現(xiàn)有互聯(lián)標(biāo)準(zhǔn)對(duì)比如下：

在當(dāng)前眾多Chiplet互聯(lián)標(biāo)準(zhǔn)中，開放計(jì)算項(xiàng)目（OCP）發(fā)起的BoW和Intel提出的UCIe吸引了很多高科技領(lǐng)域頭部企業(yè)積極參與和投入。

BoW，全稱Bunch of Wires，是一種適合Chiplet和芯片級(jí)封裝互聯(lián)的簡(jiǎn)單物理接口架構(gòu)，起初是針對(duì)數(shù)據(jù)中心計(jì)算、通信和網(wǎng)絡(luò)需求的短距離互聯(lián)解決方案，后來被OCP下屬的開放特定域架構(gòu)（ODSA）工作組采納為用于連接同一封裝內(nèi)近距離裸片互聯(lián)的接口協(xié)議。

跟服務(wù)器板卡之間的互聯(lián)不同，芯片封裝內(nèi)多個(gè)裸片的互聯(lián)環(huán)境相對(duì)穩(wěn)定，因?yàn)榫嚯x短，信號(hào)衰減小，因此互聯(lián)設(shè)計(jì)可以比較簡(jiǎn)單。其實(shí)，BoW接口設(shè)計(jì)的初衷就是要實(shí)現(xiàn)低實(shí)施成本、兼容不同IC工藝節(jié)點(diǎn)，并可靈活支持各種封裝技術(shù)凸凹間距，從而滿足復(fù)雜芯片的低功耗、低延遲和高吞吐量要求。

據(jù)OCP/ODSA介紹，BoW應(yīng)用于Chiplet互聯(lián)時(shí)具有如下優(yōu)勢(shì)：

• 比現(xiàn)有并行標(biāo)準(zhǔn)更高的數(shù)據(jù)速率；

• 適用于傳統(tǒng)的低成本壓層襯底封裝及更高密度的硅interposer封裝；

• 比采用傳統(tǒng)的SerDes鏈路設(shè)計(jì)更容易實(shí)現(xiàn)；

• 兼容混合凸凹間距的封裝情況。

此外，由Intel提出的通用Chiplet互聯(lián)標(biāo)準(zhǔn)（UCIe）在很短時(shí)間內(nèi)就引起了業(yè)界廣泛關(guān)注。UCIe全稱為“UniversalChiplet Interconnect Express”，旨在芯片封裝層面確立互聯(lián)互通的統(tǒng)一標(biāo)準(zhǔn)，以幫助在整個(gè)半導(dǎo)體行業(yè)建立一個(gè)開放的小芯片生態(tài)系統(tǒng)。

UCIe是一種分層協(xié)議，它指定了物理層、die-to-die適配層和協(xié)議層：

• 最上端的協(xié)議層：通過基于流量控制單元（FLIT）的協(xié)議實(shí)現(xiàn)，確保最大效率和最低延遲，并支持多個(gè)主流協(xié)議，包括PCIe、CXL以及用戶定義的流協(xié)議。

• 中間的D2D適配層：用于對(duì)協(xié)議進(jìn)行仲裁與協(xié)商，以及通過裸片間適配器進(jìn)行連接管理?；谘h(huán)冗余檢查（CRC）和重試機(jī)制，該層還包括可選的錯(cuò)誤糾正功能。

• 最下面的物理層（PHY）：規(guī)定了與封裝介質(zhì)的電氣接口，是電氣/模擬前端（AFE）、發(fā)射器/接收器以及邊帶通道在兩個(gè)裸片之間進(jìn)行參數(shù)交換與協(xié)商的層級(jí)。邏輯PHY可實(shí)現(xiàn)連接初始化、訓(xùn)練和校準(zhǔn)算法，以及測(cè)試和修復(fù)功能。

UCIe標(biāo)準(zhǔn)的推出對(duì)行業(yè)帶來的最大影響在于，促進(jìn)Chiplet從“清談”向“實(shí)操”邁進(jìn)，從“各家各戶自說自話”向“組隊(duì)廝殺邁進(jìn)”。巨頭們正在合力搭建起了統(tǒng)一的Chiplet互聯(lián)標(biāo)準(zhǔn)，讓終端使用者打造SoC芯片時(shí)，可以自由搭配來自多個(gè)廠商生態(tài)系統(tǒng)中的小芯片零件，這將加速推動(dòng)開放的Chiplet平臺(tái)發(fā)展，并橫跨x86、Arm、RISC-V等架構(gòu)和指令集。

上文提到，目前幾乎所有這些基于小芯片的設(shè)計(jì)的共同點(diǎn)是它們都是在一家公司內(nèi)完成的。但理想的情況是，每個(gè)人都希望能夠帶著他們的超市購物車去小芯片商店（Chiplet store），從貨架上挑選他們想要的小芯片，然后能夠組裝一個(gè)系統(tǒng)級(jí)封裝（SiP) 來工作。

隨著Chiplet逐步發(fā)展，未來來自不同廠商的芯粒之間的互聯(lián)需求或?qū)⒊掷m(xù)提升。因此，在技術(shù)成熟和形成商業(yè)潮流之前，行業(yè)廠商需要搭起一座Chiplet互聯(lián)接口標(biāo)準(zhǔn)化的“橋梁”。 

但從行業(yè)現(xiàn)狀來看，無論是BoW還是UCIe，仿佛都還未能承擔(dān)起這個(gè)“橋梁”的角色，小芯片商店的夢(mèng)想還很遙遠(yuǎn)。

對(duì)此，電子科技大學(xué)黃樂天副教授向半導(dǎo)體行業(yè)觀察表示，一方面，UCIe標(biāo)準(zhǔn)最初由英特爾提議并制定，后開放給業(yè)界組建聯(lián)盟。但在UCIe標(biāo)準(zhǔn)中英特爾的背景太重，類似于英特爾做一整套方案的80%，其他人根據(jù)英特爾開放出來的加速器接口、UCIe接口等做剩下20%的工作，英特爾想要成為“Chiplet時(shí)代”的Arm，或者說在Chiplet時(shí)代重塑PC時(shí)代X86處理器+芯片組+外圍板卡的模式。試圖圍繞其核心處理器基本系統(tǒng)之外形成異構(gòu)加速器Chiplet設(shè)計(jì)生態(tài)，吸引其它廠家設(shè)計(jì)的專用加速器或領(lǐng)域?qū)Ｓ锰幚砥饕訡hiplet的形式和其Chiplet形態(tài)的CPU生態(tài)系統(tǒng)進(jìn)行融合。

另一方面，UCIe的推出并不完美，至少部分問題在于互連標(biāo)準(zhǔn)從未真正完成。黃樂天副教授表示，UCIe目前的定位是連接加速器、IO Die等Chiplet，比較類似于Chiplet版本的PCIe接口。而 Chiplet系統(tǒng)內(nèi)部不止有加速器和IO Die，核心的主處理器與主處理器之間，主處理器與存儲(chǔ)器之間的連接不在UCIe的視野之內(nèi)。同時(shí)Chiplet間的數(shù)據(jù)交互和相互操作等，需要的是一整套的協(xié)議棧，很多內(nèi)容在UCIe并未規(guī)定的。反而是在Intel近期重點(diǎn)推出的CXL標(biāo)準(zhǔn)中有完整的解決方案。CXL可用于更高級(jí)的低延遲/高吞吐量連接，如內(nèi)存、I/O以及GPU和ASIC等加速器、緩存。UCIe更像是為在Chiplet時(shí)代兼容和支持CXL的一種模式。。

因此，在這種模式和企圖下，雖然UCIe有大量的廠家參與。但廠商并非會(huì)全身心的投入到現(xiàn)有標(biāo)準(zhǔn)之中，而是將會(huì)將很大一部分精力精力放在圍繞自己的產(chǎn)品和技術(shù)再建立一個(gè)新的協(xié)議標(biāo)準(zhǔn)，跑馬圈地出自己的一個(gè)小生態(tài)，形成“占山為王”的態(tài)勢(shì)。

比如近日聯(lián)發(fā)科宣布將開發(fā)集成英偉達(dá)GPU芯粒的汽車SoC，搭載英偉達(dá)AI 和圖形計(jì)算 IP，該芯粒支持互連技術(shù)，可實(shí)現(xiàn)芯粒間流暢且高速的互連互通。以及Jim Keller的公司Tenstorrent和LG宣布，雙方正在合作構(gòu)建新一代RISC-V架構(gòu)的AI和視頻編解碼器Chiplet，以潛在地為L(zhǎng)G未來的高端電視和汽車產(chǎn)品提供動(dòng)力。

這兩項(xiàng)合作，無疑是行業(yè)廠商在圍繞第三方芯粒供應(yīng)商方面的嘗試和探索，釋放出業(yè)內(nèi)正在圍繞各自標(biāo)準(zhǔn)積極探索的信號(hào)。小芯片商店的夢(mèng)想仿佛近了一步。

綜合來看，現(xiàn)階段Chiplet發(fā)展必然存在多條技術(shù)路線并行的情況，如何定義一個(gè)行業(yè)中大家互相都認(rèn)可的標(biāo)準(zhǔn)化協(xié)議很復(fù)雜。至少當(dāng)前還沒有一種互連標(biāo)準(zhǔn)和技術(shù)可以滿足行業(yè)“通用”的需求。

展望未來，誰能率先在Chiplet商業(yè)上取得成功，誰就有可能主導(dǎo)行業(yè)標(biāo)準(zhǔn)。黃樂天表示，很多行業(yè)標(biāo)準(zhǔn)和協(xié)議其實(shí)都不是大家一起制定出來的，多種標(biāo)準(zhǔn)并存最終靠的是勝者為王。即誰能在“亂世”中脫穎而出，能在商業(yè)競(jìng)爭(zhēng)中率先跑出來誰就是標(biāo)準(zhǔn)。

然而，相比之下，國內(nèi)企業(yè)在Chiplet方面進(jìn)展較慢。黃樂天把Chiplet分為三個(gè)階段：

• 為了降成本、提升良率，把大芯片切??；

• 企業(yè)內(nèi)部形成芯粒系列化，內(nèi)部形成IP復(fù)用，以系列產(chǎn)品的形式做套片復(fù)用；

• 通過積累芯粒庫，實(shí)現(xiàn)不同廠商之間芯粒通用，形成完善的設(shè)計(jì)方法學(xué)和流程。

而國內(nèi)之所以發(fā)展較慢，原因在于目前本土本土企業(yè)幾乎都還沒有能力做到第二階段，就想直接跟國外廠商的第三階段對(duì)標(biāo)，想要達(dá)到行業(yè)巨頭還未實(shí)現(xiàn)的愿景。固然第三階段對(duì)于緩解目前我國面臨的困難有極大意義，但拔苗助長(zhǎng)并不可取。國內(nèi)廠商還需要耐心下來一步步的走完該走的路程。

因此，黃樂天建議國內(nèi)的從業(yè)者多干實(shí)事少喊口號(hào)，少談想法多搞實(shí)務(wù)，先走出一條路子來。如果想“彎道超車”，就要敢于下決心進(jìn)行大投入，扶持國內(nèi)頭部企業(yè)形成具備產(chǎn)業(yè)化能力的商業(yè)聯(lián)盟實(shí)現(xiàn)突破。

解決互聯(lián)標(biāo)準(zhǔn)只是第一步。技術(shù)層面，Chiplet 還面臨著來自芯片測(cè)試、軟件配合、責(zé)任劃分等多個(gè)方面的挑戰(zhàn)。 

芯片測(cè)試：對(duì)于Chiplet來說，將一顆大的SoC芯片拆分成多個(gè)芯粒，相較于測(cè)試完整芯片難度更大，尤其是當(dāng)測(cè)試某些并不具備獨(dú)立功能的Chiplet 時(shí)，測(cè)試程序更為復(fù)雜。因此，在每個(gè)芯片進(jìn)入組裝過程之前對(duì)其進(jìn)行徹底測(cè)試非常重要。這些裸片被稱為KGD，即Known Good Die。

有業(yè)內(nèi)專家表示，以目前芯片復(fù)雜程度與更復(fù)雜的封裝等，需要相對(duì)應(yīng)測(cè)試技術(shù)，這就像閉眼在森林中跑步一樣，會(huì)非常困難。眾多芯粒的測(cè)試需要在晶圓階段完成，這就需要更多的探針來同時(shí)完成測(cè)試。特別是對(duì)于3D IC來說，其內(nèi)部就是一個(gè)“黑盒子”，測(cè)試探針只能通過表面的一些點(diǎn)來獲取有限的數(shù)據(jù)量，這也給對(duì)于3D IC的分析測(cè)試帶來了很大的挑戰(zhàn)。 同時(shí)，為了提升合封后的整體良率，Chiplet集成也對(duì)測(cè)試和質(zhì)量管控提出了更高的要求，包括互連線路的信號(hào)質(zhì)量驗(yàn)證、互操作性功能驗(yàn)證、測(cè)試覆蓋率等考慮，此外也對(duì)晶圓級(jí)CP與Chiplet合封后成品FT測(cè)試流程和測(cè)試設(shè)備提出更高挑戰(zhàn)。

系統(tǒng)設(shè)計(jì)復(fù)雜度：對(duì)于芯片設(shè)計(jì)來說，雖然無需再去設(shè)計(jì)復(fù)雜的大芯片，但是將SoC分解Chiplet化，并將其整合到一個(gè)2.5D/3D封裝當(dāng)中，會(huì)帶來系統(tǒng)復(fù)雜度的大幅提升，在系統(tǒng)設(shè)計(jì)方面存在較大挑戰(zhàn)。相對(duì)于原有的2D單芯片來說，Chiplet與2.5D/3D封裝結(jié)合，其內(nèi)部各個(gè)芯?？赡懿捎玫氖遣煌闹瞥坦に?，不同架構(gòu)，同時(shí)還需要加入高速互聯(lián)總線，接口IP、HBM內(nèi)存，各個(gè)模塊可能還需要用到不同的材料進(jìn)行互聯(lián)。因此，在芯片設(shè)計(jì)的時(shí)候，就需要將內(nèi)部封裝的各個(gè)模塊看成一個(gè)整體的系統(tǒng)，需要一開始就要考慮到整個(gè)系統(tǒng)層級(jí)的設(shè)計(jì)和優(yōu)化。

EDA工具等軟件配合：Chiplet 的設(shè)計(jì)制造需要 EDA 軟件從架構(gòu)到實(shí)現(xiàn)再到物理設(shè)計(jì)全方位進(jìn)行支持，另外各個(gè) Chiplet 的管理和調(diào)用也需要業(yè)界統(tǒng)一的標(biāo)準(zhǔn)。目前，Chiplet技術(shù)缺乏相關(guān)的EDA工具鏈，以及完整且可持續(xù)性的生態(tài)系統(tǒng)。

責(zé)任劃分和安全方面：商業(yè)小芯片增加了另一個(gè)棘手的問題，即當(dāng)觀察到意外或出錯(cuò)時(shí)由誰負(fù)責(zé)？或者不是小芯片的問題，如果基板或物理互連有缺陷會(huì)怎樣？一個(gè)供應(yīng)商不信任另一個(gè)供應(yīng)商的流程。來自不同工藝的小芯片將具有不同的熱膨脹系數(shù)，從而導(dǎo)致熱應(yīng)力或機(jī)械可靠性問題。

Chiplet技術(shù)面臨著多種相互影響的挑戰(zhàn)，這像是一個(gè)“打地鼠”游戲，剛解決了一個(gè)問題，它就又會(huì)帶來了另一個(gè)領(lǐng)域的問題。

技術(shù)層面挑戰(zhàn)之外，用戶需求和Chiplet分工不明確、尚未建立規(guī)模經(jīng)濟(jì)的正向循環(huán)等不確定因素，也可能會(huì)導(dǎo)致供給側(cè)不足，缺乏穩(wěn)定多樣的Chiplet供給等問題出現(xiàn)，多重困擾下，Chiplet需產(chǎn)業(yè)界一起來共同努力，共建生態(tài)繁榮。

盡管存在各種挑戰(zhàn)，但從行業(yè)廠商的動(dòng)態(tài)和布局來看，Chiplet的未來似乎仍充滿希望。

Chiplet技術(shù)的發(fā)展和興起，既是技術(shù)發(fā)展需要，也是經(jīng)濟(jì)規(guī)律的驅(qū)動(dòng)。

更為誘人的是，通過構(gòu)建Chiplet生態(tài)有望解決當(dāng)前芯片產(chǎn)業(yè)面臨的“昆蟲綱悖論”。

昆蟲綱悖論是指當(dāng)前物聯(lián)網(wǎng)、人工智能等應(yīng)用可能像昆蟲一樣數(shù)量繁多，但是單種應(yīng)用數(shù)量不大，加之現(xiàn)今硬件設(shè)計(jì)趨于專用化，使得“又慢又貴”的傳統(tǒng)芯片設(shè)計(jì)方法難以通過走量的方式分?jǐn)偝杀尽６鳦hiplet通過分解手段，將SoC中CPU、加速器等資源解耦，甚至將同種資源也拆分為更細(xì)粒度的模塊，使得Chiplet能夠在多種設(shè)計(jì)中重用。在Chiplet生態(tài)中，用戶可以根據(jù)自己的需求，從各種供貨商提供的芯粒中挑選自己想要的芯粒，然后組合為個(gè)性化系統(tǒng)。

簡(jiǎn)而言之，芯片產(chǎn)業(yè)正在積極探索Chiplet技術(shù)，來平衡這種研發(fā)投入上升和出貨量下降之間的矛盾。

環(huán)顧當(dāng)下，縱然Chiplet行業(yè)當(dāng)前仍充滿挑戰(zhàn)，但困難總會(huì)被克服，市場(chǎng)也終將從無序走向正軌。