芯粒的案例
Chiplet，邁出重要一步！
比如近日聯發科宣布將開發集成英偉達GPU芯粒的汽車SoC，搭載英偉達AI 和圖形計算 IP，該芯粒支持互連技術，可實現芯粒間流暢且高速的互連互通。以及Jim Keller的公司Tenstorrent和LG宣布，雙方正在合作構建新一代RISC-V架構的AI和視頻編解碼器Chiplet，以潛在地為LG未來的高端電視和汽車產品提供動力。
這兩項合作，無疑是行業廠商在圍繞第三方芯粒供應商方面的嘗試和探索，釋放出業內正在圍繞各自標準積極探索的信號。小芯片商店的夢想仿佛近了一步。
綜合來看，現階段Chiplet發展必然存在多條技術路線并行的情況，如何定義一個行業中大家互相都認可的標準化協議很復雜。至少當前還沒有一種互連標準和技術可以滿足行業“通用”的需求。
展望未來，誰能率先在Chiplet商業上取得成功，誰就有可能主導行業標準。黃樂天表示，很多行業標準和協議其實都不是大家一起制定出來的，多種標準并存最終靠的是勝者為王。即誰能在“亂世”中脫穎而出，能在商業競爭中率先跑出來誰就是標準。
然而，相比之下，國內企業在Chiplet方面進展較慢。黃樂天把Chiplet分為三個階段：
為了降成本、提升良率，把大芯片切小；
企業內部形成芯粒系列化，內部形成IP復用，以系列產品的形式做套片復用；
通過積累芯粒庫，實現不同廠商之間芯粒通用，形成完善的設計方法學和流程。
而國內之所以發展較慢，原因在于目前本土本土企業幾乎都還沒有能力做到第二階段，就想直接跟國外廠商的第三階段對標，想要達到行業巨頭還未實現的愿景。
展開 先進集成電路技術展望
2.3.3 芯片級三維集成——芯粒技術
隨著集成電路先進工藝技術復雜度的不斷提升，芯片生產面臨嚴重的成本問題：一方面，芯片的制造成本越來越高；另一方面，芯片的設計成本也越來越高。為了解決該問題，研究人員引入了芯片級三維集成技術，提出模塊化的設計方法，其中最具發展前景的是芯粒技術。如圖7（a）所示，芯粒技術核心思想類似于組裝計算機，把功能模塊分解成多個高良率、低成本的小型芯片模塊（稱為芯粒），然后根據芯片功能的需求將芯粒靈活組合，并應用到不同場景。芯粒技術的大規模應用需要解決芯片接口標準化的問題。2022年3月，英特爾聯合AMD、ARM、高通、微軟、谷歌云、Meta、臺積電、日月光、三星行業巨頭成立通用芯粒高速互連（Universal Chiplet Interconnect Express, UCIe）聯盟，制定了UCIe技術標準，為推動芯粒技術產業化鋪平道路。日前，蘋果公司發布的M1 Ultra芯片通過Ultra Fusion封裝架構將兩塊M1 Max芯片內部互連，實現了極強的芯片性能，包括2.5 TB/s的片間帶寬（圖7（b）），這是芯粒技術提升芯片性能的范例。
展開 光學知識 | 什么是共封裝光學？
審視相關市場趨勢
芯粒的出現：芯粒（Chiplet）實際上是小型單裸片，其可共封裝以作為單個芯片運行，從而從片上系統轉變為一個封裝中的芯片系統。芯粒可能會在CPO被采用的過程中發揮重要作用，甚至能夠加速CPO的應用。芯粒方案可在統一封裝中混合不同的技術和功能。例如，OIO芯粒可建立在較早的CMOS節點基礎之上，ASIC則基于更先進的節點，從而實現更低的成本和更高的良率。
通過3D-IC實現的集成密度：半導體行業正在通過3D-IC技術提高集成密度。盡管目前許多CPO方法都是在低損耗基板上將光學和電氣芯片相鄰放置，但3D-IC技術的進步可以實現多裸片芯粒CPO，其中，OIO和ASIC通過極低功耗和極高帶寬的芯片間通信進行了3D集成。這種集成密度帶來了更大、更復雜的設計，因此，對多物理場和電磁（EM）仿真的需求也與日俱增，以分析新出現的物理效應。
線性驅動可插拔光學（LPO）：現有的可插拔技術，不會被輕易放棄。與CPO相似，LPO技術通過從可插拔光學器件中移除DSP來實現節能。與傳統的可插拔模塊相比，CPO中光學及電子元件的緊密布置，實現了幾個數量級的微型化。不過，插拔器件本身也可以采用這種微型化技術，以改善其笨重的外形尺寸。
要滿足市場期望并贏得最終用戶對CPO可行性的信心，就必須展示強大的多供應商業務模式，并顯著節省成本和能耗。為了利用行業趨勢和技術以加速CPO和OIO的應用，光學界需要解決一些關鍵部分的缺失問題，如IP模塊和光學接口標準等。該過程中，從設計與仿真軟件提供商、器件與芯片設計商、系統架構，到封裝公司、測試設備提供商和代工廠，供應鏈中所有參與者的協作必不可少。建立生態系統并非易事，必然需要一定時間。然而，隨著AI/ML等大型應用的出現，競爭其實已經拉開帷幕。
展開 摩爾定律如何繼續延續：3D堆疊技術或許是答案
為了應對這個問題，很多人想到了使用模塊化設計方法，即把功能塊分離成小型模塊，做成一個個高良率、低成本的芯粒，然后根據需要靈活組裝起來，即把芯片合理剪裁到各種不同的應用。
近年來，學術界和產業界都在進行芯粒的研發工作。芯粒一般可以通過2.5D架構的中介層來組裝或堆疊。2.5D技術是指將多塊芯片粒在硅載片（silicon interposer）上使用互聯線連接在一起，由于硅載片上的互聯線密度可以遠高于傳統PCB上的互聯線密度，因此可以實現高性能互聯。其典型的技術即TSMC推出的CoWoS，InFO以及Intel的EMIB等技術。
而傳統的3D IC技術則是將多塊芯片堆疊在一起，并使用TSV技術將不同的芯片做互聯。目前，3D IC主要用在內存芯片之間的堆疊架構和傳感器的堆疊，而2.5D技術則已經廣泛應用在多款高端芯片組中。另外3D和2.5D之間也不是完全對立，例如在HBM內存中，多塊內存之間使用3D IC集成，而內存與主芯片之間則使用2.5D技術集成在一起。
現在，抓住先進封裝和3D集成提供的機會，芯粒為安全可靠的電子系統設計開辟了新的領域。通過調整放置在一個芯片封裝中的芯粒數量，就可以創建不同規模的系統，大大提升了系統設計的靈活性和可擴展性，同時也大大降低了研發成本，縮短了研發周期。
什么是3D堆疊技術？
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Ansys | 3D-IC設計：芯片集成的創新方法
其核心思想是將多個半導體芯片（業內常稱為“芯粒”）通過兩種方式組合：要么并排布置在同一個中介層上（稱為2.5D-IC），要么垂直堆疊起來（稱為3D-IC）。這些芯粒之間依靠硅通孔（TSV）和硅中介實現互連。TSV是穿過硅中介的垂直導電通道，如同打通各層之間的“電梯”，能夠顯著縮短互連長度、降低寄生電容、提高信號帶寬，從而提升系統整體性能。
借助3D-IC技術，邏輯芯片、存儲器、傳感器、微機電系統（MEMS）等不同工藝、不同功能的芯片可以被“異構集成”在一個緊湊的封裝內，實現更高的性能、更低的功耗和更小的物理尺寸。
為什么3D-IC是更好的選擇？
長期以來，片上系統（SoC）一直是IC設計師的理想方案，因為它能將所有功能集成于單一芯片，帶來高性能和豐富的功能。然而，SoC本質上是單芯片集成，隨著功能增多，其局限性也日益凸顯：
尺寸限制：所有組件必須擠在同一芯片上，芯片面積限制了可集成的元件數量和類型。
成本與復雜度：SoC需要整個芯片采用最先進的制造工藝，導致成本高昂、生產復雜，尤其在大批量時可能影響商業可行性。
功耗與散熱：高密度集成使功耗密度增加，熱量集中，可能導致性能下降。
靈活性與升級性差：任何功能升級都需重新設計整顆芯片，難以快速響應市場變化。
正是這些瓶頸，促使設計人員轉向更具革命性的3D-IC設計。與傳統的2D-IC相比，3D-IC具有多重優勢：性能更高、功耗更低、外形更小，同時支持異構集成，空間利用率和電氣性能都得到提升。
3D-IC的實現依賴于硅中介和TSV。硅中介是一層薄硅片，作為多個裸片（芯片）的公共基板，通過微凸塊和垂直TSV實現芯片間的高密度互連。
展開 科普時刻 | 3D-IC設計：芯片集成的創新方法
3D-IC技術是指用于多芯片集成電路的一系列封裝技術，其中多個半導體芯片（稱為“芯粒”）彼此靠近（2.5D-IC）或相互疊放（3D-IC）。這些芯粒（Chiplet）使用帶硅通孔（TSV）的硅中介進行互連，這些通孔穿過硅中介并實現所有層之間的連接。TSV可提供更短的互連長度、更低的寄生電容和更高的帶寬，從而提高系統性能。該技術，可以在緊湊的外形尺寸中實現邏輯、存儲器、傳感器、微機電系統（MEMS）等領域芯片的異構集成，從而實現更高的性能、更低的功耗和更小的外形尺寸。
為什么3D-IC技術是更好的替代方案？
片上系統（SoC）是每個IC設計人員的首選，因為它可提供更高的性能和擴展的功能。但SoC是單片的，而將混合元件集成到單個芯片會延遲產品交付，并增加IC的整體成本。
SoC設計方法有幾個局限性。主要限制之一是芯片本身的尺寸。因為電子系統的所有組件都放在單個芯片上，這意味著可以集成到SoC上的組件數量和類型受到芯片上可用空間的限制。
SoC設計的另一個局限性是制造工藝的成本和復雜性。由于許多組件集成在單個芯片上，因此需要先進的半導體制造工藝。這不僅成本高昂而且相當復雜，會給大批量生產SoC帶來挑戰，并可能限制其商業可行性。
由于所有組件都緊密封裝在SoC封裝中，因此會導致功耗增加、性能下降。此外，高度集成還會限制系統的靈活性和可升級性。總的來說，雖然SoC設計具有許多優勢，例如尺寸更小、復雜性相對更低，但在決定使用此方法之前，必須仔細考慮其潛在的局限性。
上述局限性，促使設計人員采用更具革命性的方法：3D-IC設計。與傳統的2D-IC設計相比，這種方法具有多種優勢，包括提高性能、降低功耗和縮小外形尺寸。此外，相較于2D-IC，3D-IC設計技術還可實現異構集成，更高效地利用空間并提高電氣性能。
展開 一文看懂電路三個層次的集成
數千道工序之后，芯片上集成的產品是晶圓，晶圓被切割后就形成了芯片Chip或者芯粒Chiplet，為下一個層次的集成做準備。
封裝內的集成
并非所有的芯片或者芯粒都需要在封裝內進行集成，單芯片也可以直接封裝并應用在PCB板上。然而，隨著摩爾定律日漸失效，封裝內的集成越來越受到重視，SiP、先進封裝、Chiplet、異構集成、2.5D、3D等概念日益成為業內關注的焦點，封裝內的集成終于迎來了春天。
封裝內集成不會用到半導體的特性，因此封裝內集成所用的材料主要分為兩大類：導體和絕緣體，集成的主要目的就是將上一層次（芯片上的集成）所完成的芯片或芯粒在封裝內集成并進行電氣互聯，形成微系統。
最初的封裝都是單芯片的，并沒有集成的概念，傳統的單芯片封裝的主要作用有三個：芯片保護、尺度放大、電氣連接。
以SiP為代表的多芯片封裝在傳統封裝的基礎上又增加了3個功能：提升功能密度，縮短互連長度，進行系統重構。
封裝內的集成緩解了芯片上集成的壓力，從而被看作延緩摩爾定律終結的神兵利器。
封裝內的集成由于不需要制造功能細胞(Transistor)，而只是將功能單元(chiplet)組裝起來，因此其集成的難度被芯片上的集成要低不少。
展開 芯課程第二講 | UCle加速高性能Multi-Die設計
近日，新思科技芯課程已全新上線，該系列課程聚焦Multi-Die，包含5節線上課程，緊扣“從芯片到系統”，涵蓋技術解析 + 實戰案例。本周五將推出主題「UCle加速高性能Multi-Die設計」。
UCle在高性能計算、人工智能、數據中心以及邊緣應用領域的運用日益廣泛，正推動市場對2.5D和3D Multi-Die設計產生巨大需求。本次課程將梳理UCle在技術演進、生態建設及行業應用等維度的關鍵進展，重點呈現了標準迭代的核心突破與生態落地的階段性成果，為行業理解芯粒互連技術趨勢提供了核心參考。
時間：1 月 23 日（星期五），14:00–15:00
地點：線上直播
講師簡介：
林謙 | 新思科技資深應用工程師
擁有14年的芯片設計經驗，從事和管理高速接口 IP的技術支持，包括 DDR、PCle、USB、以太網、MIPI、HDMI等高速接口。
參與方式：微信掃碼報名
展開 芯課程第二講 | UCle加速高性能Multi-Die設計
<p>近日，新思科技芯課程已全新上線，該系列課程聚焦Multi-Die，包含5節線上課程，緊扣“從芯片到系統”，涵蓋技術解析 + 實戰案例。<strong>本周五將推出主題「UCle加速高性能Multi-Die設計」。</strong></p><p><br></p><p>UCle在高性能計算、人工智能、數據中心以及邊緣應用領域的運用日益廣泛，正推動市場對2.5D和3D Multi-Die設計產生巨大需求。本次課程將梳理UCle在技術演進、生態建設及行業應用等維度的關鍵進展，重點呈現了標準迭代的核心突破與生態落地的階段性成果，為行業理解芯粒互連技術趨勢提供了核心參考。</p><p><br></p><p><strong>時間：</strong>1 月 23 日（星期五），14:00–15:00</p><p><br></p><p><strong>地點：</strong>線上直播</p><p><br></p><p><strong>講師簡介：</strong></p><p><strong>林謙 | 新思科技資深應用工程師</strong></p><p>擁有14年的芯片設計經驗，從事和管理高速接口 IP的技術支持，包括 DDR、PCle、USB、以太網、MIPI、HDMI等高速接口。
展開 智芯文庫 | 一文讀懂全球半導體市場
該技術被應用于封裝領域，在滿足需求的情況下，采用芯粒（Chiplet）技術，可快速有效地發揮出芯片功能。使用該技術還有設計難度低、制造便捷和成本低等優勢。
這一方向使芯片發展從一味地追求功耗下降及性能增加，轉向更加務實的滿足市場需求。很多企業都對“芯粒”有所布局。比如，英特爾推出可將邏輯芯片與存儲芯片進行3D封裝的Foveros技術；臺積電推出可以實現晶圓對晶圓鍵合的多芯片堆疊SoIC技術等。同時，該項技術也是中國半導體產業在后摩爾時代的重點發展技術。
RISC-V架構的MCU將為MCU市場格局帶來變革。RISC-V基于標準寬松的BSD許可證，可自由免費地使用設計CPU、開發并添加自有擴展指令集，自主選擇是否公開發行、商業銷售或更換其他許可協議，或者完全閉源使用。RISC-V當前最適用于AIoT，有望對ARM架構處理器形成競爭，在中國形成RISC-V生態，而MCU是RISC-V的最佳應用領域之一。憑借開源、低功耗、低成本等優勢，RISC-V架構MCU將形成對ARM架構MCU的沖擊，為市場帶來新變局。
光子芯片或成為芯片發展的新賽道。光子芯片是利用光信號進行數據獲取、傳輸、計算、存儲和顯示的芯片。目前，光子芯片應用于光通信中，特別是在建設數據中心基礎設施的驅動下，硅光子學被用于將光學組件集成到硅芯片上，以利用CMOS的低成本、可擴展性以及CMOS設備的制造和組裝的便利性。相對電子驅動的集成電路，光子芯片具有超高速率、超低功耗等特點。理論上，光子芯片規模可以調制，并且光的特性先天適合線性計算，包含高密度的并行計算。在AI高速發展的當下，光子芯片運行矩陣乘法效果有機會比現有電子芯片效果好成百上千倍，吸引了學術界和產業界爭相探索光子計算帶來的機會。
受“碳中和”趨勢影響，可提升能源轉換效率的第三代半導體產業正在加速發展。
展開 2.5D3D封裝
如果在芯片設計 階段，就將大規模的 SoC 按照不同的功能模塊分解為一個個的芯粒，那么部分芯粒則可以做到類似模塊化的設計，而且可以重復運用在不同的芯片產品當中。這樣可以極大降低芯片設計的難度和設計成本， 同時也有利于后續產品的迭代，加速產品的上市周期。例如，AMD 在第三代銳龍（Ryzen）處理器上復用了第二代霄龍（EPYC）處理器的 IOChiplet，這種復用不但可以將“老舊制程”生產的 Chiplet 繼續應用到下一代產品中以節約成本，更能極大地節約設計、驗證和生產周期并降低失敗風險。
針對性選取制程工藝降低制造成本：將 SoC 進行 Chiplet 化之后，不同的芯粒可以根據需要選擇合適的工藝來分開制造，然后再通過先進封裝技術進行組裝，不需要全部都采用相同制程的工藝在一塊晶圓上進 行一體化制造，這樣可以極大地降低芯片的制造成本。對于密集封裝的邏輯和存儲器，7nm 晶體管比16nm 晶體管便宜，但 I/O 接口通常具有模擬電路和其他無法從較小節點中受益的大型功能。因此，許多小芯片設計將 I/O 功能隔離到在舊節點中制造的單獨芯片中。一些邏輯電路（例如加速器）可能不需要以與主處理器相同的最大時鐘速率運行，因此可以在中間節點中制造，使用較舊的工藝技術可以將這些小芯 片的制造成本降低多達 50%。
先進制程及超大芯片最受益 Chiplet 技術
綜合考慮以上幾點優勢，The Linley Group對 Chiplet 技術的經濟效益進行過模擬分析，其案例對比中包括一個幾乎沒有冗余面積的大芯片（600mm²，80%有效面積）和一個大的有機 BGA 封裝
（60mm×60mm）被分成四個相同的小芯片。
展開 
新思科技與臺積電合作實現2D和3D設計解決方案
臺積電生態系統與聯盟管理事業部總監Aveek Sarkar表示：“臺積電的先進工藝、光子學和封裝創新，正在加速高速通信接口和多芯粒（Multi-die）芯片的研發，這對于高性能、節能型AI系統至關重要。我們與新思科技等OIP生態系統合作伙伴通力合作，旨在為新一代設計提供先進的熱、電源和信號完整性分析流程，以及AI驅動的光子學優化解決方案。”
Ansys多物理場解決方案通過臺積電N2芯片工藝認證
采用納米片（nanosheet）晶體管結構的臺積電N2工藝標志著半導體技術的重大進步，其可為高性能計算（HPC）、移動芯片和3D-IC 芯粒（chiplets）帶來顯著的速度及功耗優勢。Ansys RedHawk-SC和Ansys Totem都已通過N2電源完整性簽核認證，其中包括自發熱對導線及晶體管長期可靠性的影響。這項最新認證也是基于此前Ansys平臺通過臺積電N4和N3E FinFLEX工藝認證的合作上的延續。
臺積電設計基礎架構管理部負責人Dan Kochpatcharin表示：“臺積電始終與我們的Open Innovation Platform?（OIP）生態系統合作伙伴密切合作，臺積電最先進的N2工藝全套設計解決方案，可幫助雙方客戶實現最佳設計結果。我們與Ansys RedHawk-SC和Totem分析工具的最新協作，不僅有助于我們的客戶從N2技術顯著的功耗和性能改進中獲得巨大優勢，同時確保預測性準確的電源和熱簽核，從而實現其設計的長期可靠性。”
通過Ansys RedHawk-SC進行片上熱/自熱分析
隨著技術規模的不斷擴大，開關器件的自發熱效應和互連的電流傳導會對電路的可靠性產生影響。Ansys和臺積電已經展開合作，利用散熱器感知流程對此進行正確建模，該流程通過考慮可能會影響局部熱點散熱的相鄰導線的熱傳導，提高了熱量預測的準確性。通過這些計算，設計人員不僅可利用預測準確性來評估裕量，還可通過避免揮霍的過度設計來提高電路性能。
Ansys副總裁兼電子、半導體和光學事業部總經理John Lee指出：“Ansys已經為從半導體到系統的整個設計流程開發了一套綜合熱管理流程。
展開 日本大阪公立大學等聯合研發出具有極高散熱特性的氮化鎵晶體管
主要研究方向為電子器件的熱管理（特別是三維集成和芯粒）、熱測量、熱學電學協同設計。程哲于2019年12月博士畢業于Georgia Tech，師從Prof. Samuel Graham (現為馬里蘭大學工學院院長)；2020年1月至2022年12月在UIUC進行博士后訓練，合作導師為Prof. David Cahill (美國人文與科學院院士)；2019年在日本名古屋大學做特別研究學生，師從天野浩教授（諾貝爾物理獎得主）。
激光巨量鍵合技術解析：Micro LED巨量轉移降本增效新方法
傳統鍵合方式利用印章、靜電力等巨量轉移的方式將芯片與目標基板進行貼合后，再采用加熱加壓的方式將芯粒和焊盤進行共晶合金鍵合。目前鍵合多采用Au-In鍵合、Au-Au鍵合和Au-Sn鍵合，效果穩定，鍵合強度大，但Au單價偏高，影響生產成本，不符合Micro LED的商業化發展趨勢；不僅如此，傳統鍵合方式還要克服因為溫度升高，轉移頭和目標基板的熱膨脹系數不一樣而導致的對位偏移等問題。
激光巨量鍵合技術應運而生
傳統鍵合方式制程復雜、生產成本高，不利于Micro LED的降本增效，激光巨量鍵合方案則是不二之選。激光鍵合是利用高精度的對位平臺，將donor上的芯片和目標基板進行精準對位，利用高精度的調平系統和壓力傳感系統將donor和目標基板進行貼合，再利用均勻性極好的光斑，配合溫度精準可控的控溫系統（功率隨溫度實時調節）對轉移后的Micro LED進行激光鍵合，具有鍵合質量好、效率高、成本低等優點。
Micro LED激光巨量鍵合的優勢：
1. 制程簡單，設備可以自動對位貼合和鍵合；
2. 鍵合效率高；
3. 對位貼合精度高；
4. 光斑均勻性好，溫度受熱均勻；
5. 高精度溫度恒定系統，確保溫度穩定；
6. 光斑大小可調，適應多個產品尺寸；
7. 鍵合后芯片無位置偏移和損傷。
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