高速pcb設(shè)計的案例
過孔在高速pcb設(shè)計中的影響
圖5 過孔間距對信號傳輸造成的影響
結(jié)論：
過孔的設(shè)計是高速PCB
設(shè)計的重要因素，信號完整性分析似乎可以過孔結(jié)構(gòu)和接地過孔不容忽視，對高速PCB
中對于過孔的合理使用，可以改善其信號傳輸性能和傳輸質(zhì)量，以及還可以獲得很好的電磁屏蔽效果，就是對高速穩(wěn)定的數(shù)字系統(tǒng)非常重要設(shè)計。
干貨｜6個和高速PCB相關(guān)的疑難問題
在進行PCB設(shè)計時，我們經(jīng)常會遇到各種各樣的問題，如阻抗匹配、EMI規(guī)則等。本文為大家整理了一些和高速PCB相關(guān)的疑難問答，希望對大家有所幫助。
1、在高速PCB設(shè)計原理圖設(shè)計時，如何考慮阻抗匹配問題？
在設(shè)計高速 PCB 電路時，阻抗匹配是設(shè)計的要素之一。而阻抗值跟走線方式有絕對的關(guān)系，例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會影響走線的特性阻抗值。
也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。
2、當一塊 PCB 板中有多個數(shù)/模功能塊時，常規(guī)做法是要將數(shù)/模地分開，原因何在？
將數(shù)/模地分開的原因是因為數(shù)字電路在高低電位切換時會在電源和地產(chǎn)生噪聲，噪聲的大小跟信號的速度及電流大小有關(guān)。
如果地平面上不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信號不交叉，模擬的信號依然會被地噪聲干擾。
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在進行PCB設(shè)計時，我們經(jīng)常會遇到各種各樣的問題，如阻抗匹配、EMI規(guī)則等。本文為大家整理了一些和高速PCB相關(guān)的疑難問答，希望對大家有所幫助。
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在高速PCB設(shè)計原理圖設(shè)計時，如何考慮阻抗匹配問題？
在設(shè)計高速 PCB 電路時，阻抗匹配是設(shè)計的要素之一。而阻抗值跟走線方式有絕對的關(guān)系，例如是走在表面層（microstrip）或內(nèi)層（stripline/double stripline），與參考層（電源層或地層）的距離，走線寬度，PCB材質(zhì)等均會影響走線的特性阻抗值。
也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預留一些terminators（端接）如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。
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在進行PCB設(shè)計時，我們經(jīng)常會遇到各種各樣的問題，如阻抗匹配、EMI規(guī)則等。本文為大家整理了一些和高速PCB相關(guān)的疑難問答，希望對大家有所幫助。
1、在高速PCB設(shè)計原理圖設(shè)計時，如何考慮阻抗匹配問題？
在設(shè)計高速 PCB 電路時，阻抗匹配是設(shè)計的要素之一。而阻抗值跟走線方式有絕對的關(guān)系，例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會影響走線的特性阻抗值。
也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。
2、當一塊 PCB 板中有多個數(shù)/模功能塊時，常規(guī)做法是要將數(shù)/模地分開，原因何在？
將數(shù)/模地分開的原因是因為數(shù)字電路在高低電位切換時會在電源和地產(chǎn)生噪聲，噪聲的大小跟信號的速度及電流大小有關(guān)。
如果地平面上不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信號不交叉，模擬的信號依然會被地噪聲干擾。
展開 
用實例解讀高速PCB設(shè)計中的20H規(guī)則
在設(shè)計高速PCB板時，由于電源層與地層之間的電場是變化的， 在板的邊緣會向外輻射電磁干擾。稱為邊沿效應(yīng)。解決的辦法是將電源層內(nèi)縮， 使得電場只在接地層的范圍內(nèi)傳導。以一個H（電源和地之間的介質(zhì)厚度）為單位，若內(nèi)縮20H則可以將70%的電場限制在接地層邊沿內(nèi)；內(nèi)縮100H則可以將98%的電場限制在內(nèi)。
下面用一塊四層板的PCB作為例子說明一下。這個四層板的疊層結(jié)構(gòu)如下圖所示，
由上面可以知道這個四層板的板芯大根是
下面用一塊四層板的PCB作為例子說明一下。這個四層板的疊層結(jié)構(gòu)如下圖所示，
由上面可以知道這個四層板的板芯大根是
圖一
圖二
上面的圖一是地層，圖二是電源層。電源層的分割平面明顯比地層內(nèi)縮了。如果知道地層和電源之間的介質(zhì)具體厚度H,那么只要把電源層的分割平面往里縮20H就可以符合20H規(guī)則了。如果不知道具體的厚度H，那么就盡可能往里縮，大于20H總比小于20H好。
展開 高頻PCB電路設(shè)計常見的66個問題
隨著電子技術(shù)快速發(fā)展，以及無線通信技術(shù)在各領(lǐng)域的廣泛應(yīng)用，高頻、高速、高密度已逐步成為現(xiàn)代電子產(chǎn)品的顯著發(fā)展趨勢之一。
信號傳輸高頻化和高速數(shù)字化，迫使PCB走向微小孔與埋/盲孔化、導線精細化、介質(zhì)層均勻薄型化，高頻高速高密度多層PCB設(shè)計技術(shù)已成為一個重要的研究領(lǐng)域。
作者根據(jù)多年在硬件設(shè)計工作中的經(jīng)驗，總結(jié)了一些高頻電路的設(shè)計技巧及注意事項，供大家參考。
1、如何選擇PCB板材？
選擇PCB板材必須在滿足設(shè)計需求和可量產(chǎn)性及成本中間取得平衡點。設(shè)計需求包含電氣和機構(gòu)這兩部分。通常在設(shè)計非常高速的PCB板子（大于GHz 的頻率）時這材質(zhì)問題會比較重要。
例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個GHz的頻率時的介質(zhì)損耗（dielectric loss）會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)（dielectric constant）和介質(zhì)損在所設(shè)計的頻率是否合用。
2、如何避免高頻干擾？
避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾（Crosstalk）。可用拉大高速信號和模擬信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。
3、在高速設(shè)計中，如何解決信號的完整性問題？
信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗（output impedance），走線的特性阻抗，負載端的特性，走線的拓樸（topology）架構(gòu)等。解決的方式是靠端接（termination）與調(diào)整走線的拓樸。
4、差分布線方式是如何實現(xiàn)的？
展開 根據(jù)經(jīng)驗總結(jié)從三個方面考慮PCB的設(shè)計
一，從電源完整性來考慮PCB的設(shè)計
1，去耦電容的布局
高速PCB設(shè)計中，去耦電容起著重要的作用，它的放置位置也很重要。這是因為在電源向負載短時間供電中，電容中的存儲電荷可防止電壓下降，如電容放置位置不恰當可使線阻抗過大，影響供電。同時電容在器件的高速切換時可濾除高頻噪聲。對于去耦電容的放置，我們知道，如果位置不當?shù)脑挄龃缶€路阻抗，降低其諧振頻率同時影響供電。小容值電容去耦路徑短，所以一般擺放靠近IC，否則起不到去耦效果；大容值電容去耦路徑長，擺放位置相對寬松一些。所以輸入電源，一般是先經(jīng)過大電容，再經(jīng)過小電容，再進入IC芯片。
2，電源回路的設(shè)計
電源回路的設(shè)計要保證電源完整性，我們知道，良好的電源分配網(wǎng)絡(luò)是必不可少的。首先對電源線和地線的設(shè)計，我們要保證線寬加粗，這樣才能盡可能地減少其阻抗值。隨著芯片的速度越來越高，我們越來越多地使用多層板，通過專用的電源層做電源平面分割供電和專用的地層構(gòu)成回路，這樣就減少了線路的電感。
二.從信號完整性來考慮PCB的設(shè)計
PCB的信號完整性問題主要包括信號反射、串擾、信號延遲和時序錯誤。
1、反射：信號在傳輸線上傳輸時，當高速PCB上傳輸線的特征阻抗與信號的源端阻抗 或負載阻抗不匹配時，信號會發(fā)生反射，使信號波形出現(xiàn)過沖、下沖和由此導致的振鈴現(xiàn)象。PCB設(shè)計時一般是通過做阻抗匹配來防止反射的產(chǎn)生。
單端50 ohm
差分100 ohm
2、 串擾：在PCB中，串擾是指當信號在傳輸線上傳播時，因電磁能量通過互容和互感耦合 對相鄰的傳輸線產(chǎn)生的不期望的噪聲干擾，它是由不同結(jié)構(gòu)引起的電磁場在同一區(qū)域里的相互作用而產(chǎn)生的。互容引發(fā)耦合 電流，稱為容性串擾；而互感引發(fā)耦合電壓，稱為感性串擾。在PCB上，串擾與走線長度、信號線間距，以及參考地平面的狀況等有關(guān)。
展開 PCB差分信號設(shè)計中的3個常見誤區(qū)
在高速PCB設(shè)計中，差分信號（DIFferential Signal）的應(yīng)用越來越廣泛，電路中最關(guān)鍵的信號往往都要采用差分結(jié)構(gòu)設(shè)計。
為什么這樣呢？和普通的單端信號走線相比，差分信號有抗干擾能力強、能有效抑制EMI、時序定位精確的優(yōu)勢。
01
布線要求
在電路板上，差分走線必須是等長、等寬、緊密靠近、且在同一層面的兩根線。
? 等長：
等長是指兩條線的長度要盡量一樣長，是為了保證兩個差分信號時刻保持相反極性。減少共模分量。
? 等寬、等距：
等寬是指兩條信號的走線寬度需要保持一致，等距是指兩條線之間的間距要保持不變，保持平行。
? 阻抗最小變化：
在設(shè)計具有差分信號的PCB時，最重要的事情之一是找出應(yīng)用的目標阻抗，然后相應(yīng)地規(guī)劃差分對。此外，保持盡可能小的阻抗變化。差分線的阻抗取決于諸如走線寬度，走線耦合，銅厚度以及PCB材料和層疊等因素。當你嘗試避免改變差分對阻抗的任何事情時，請考慮其中的每一個。
展開 【干貨分享】PCB差分信號設(shè)計中的3個常見誤區(qū)
在高速PCB設(shè)計中，差分信號（DIFferential Signal）的應(yīng)用越來越廣泛，電路中最關(guān)鍵的信號往往都要采用差分結(jié)構(gòu)設(shè)計。
為什么這樣呢？和普通的單端信號走線相比，差分信號有抗干擾能力強、能有效抑制EMI、時序定位精確的優(yōu)勢。
差分信號PCB布線要求
在電路板上，差分走線必須是等長、等寬、緊密靠近、且在同一層面的兩根線。
?等長：
等長是指兩條線的長度要盡量一樣長，是為了保證兩個差分信號時刻保持相反極性。減少共模分量。
?等寬、等距：
等寬是指兩條信號的走線寬度需要保持一致，等距是指兩條線之間的間距要保持不變，保持平行。
?阻抗最小變化：
在設(shè)計具有差分信號的PCB時，最重要的事情之一是找出應(yīng)用的目標阻抗，然后相應(yīng)地規(guī)劃差分對。
此外，保持盡可能小的阻抗變化。差分線的阻抗取決于諸如走線寬度，走線耦合，銅厚度以及PCB材料和層疊等因素。當你嘗試避免改變差分對阻抗的任何事情時，請考慮其中的每一個。
展開 PCB差分信號設(shè)計中的3個常見誤區(qū)
造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對高速信號傳輸?shù)臋C理認識還不夠深入。差分電路對于類似地以及其它可能存在于電源和地平面上的噪音信號是不敏感的。
地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大的區(qū)別在于差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，哪一種就成為主要的回流通路。
在PCB電路設(shè)計中，一般差分走線之間的耦合較小，往往只占10～20%的耦合度，更多的還是對地的耦合，所以差分走線的主要回流路徑還是存在于地平面。
當?shù)仄矫姘l(fā)生不連續(xù)的時候，無參考平面的區(qū)域，差分走線之間的耦合才會提供主要的回流通路，盡管參考平面的不連續(xù)對差分走線的影響沒有對普通的單端走線來的嚴重，但還是會降低差分信號的質(zhì)量，增加 EMI，要盡量避免。
另外也有些設(shè)計人員認為，可以去掉差分走線下方的參考平面，以抑制差分傳輸中的部分共模信號，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號提供阻抗回路，勢必會造成EMI輻射，這種做法弊大于利。
? 誤區(qū)二：認為保持等間距比匹配線長更重要。
在實際的PCB布線中，往往不能同時滿足差分設(shè)計的要求。
展開 高速PCB設(shè)計中的打孔包地與串擾分析
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隨著PCB高速信號設(shè)計越發(fā)普遍，電子電路的設(shè)計越發(fā)面臨信號完整性、電源完整性、熱、電磁兼容等問題挑戰(zhàn)。在設(shè)計中引入仿真驗證手段，將大大提升產(chǎn)品開發(fā)效率，設(shè)計正確性，實現(xiàn)產(chǎn)品最快的推向市場。
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展開 線下研討會 | 破局高速PCB制造瓶頸：Ansys多物理場與AI驅(qū)動設(shè)計與制造創(chuàng)新
在AI算力、高速互聯(lián)與高功率密度電子系統(tǒng)快速發(fā)展的推動下，PCB正從傳統(tǒng)載體升級為決定整機性能與可靠性的關(guān)鍵，不斷迭代信號速率，大規(guī)模的高密度互聯(lián)，正在將傳統(tǒng)的設(shè)計與制造經(jīng)驗推向極限。傳統(tǒng)的 “試錯法” 設(shè)計周期長、成本高，已無法滿足快速迭代的市場需求，面對多物理場耦合的復雜挑戰(zhàn)，Ansys 提供了業(yè)界最完整的仿真解決方案，在設(shè)計早期就精準預測并解決潛在問題，提升良率降低成本。
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會議日程
時間：2026年6月10日（周三），13:00-18:00
地點：深圳
費用：免費（報名需審核，請使用公司/學校郵箱）
* 以上日程為初步擬定內(nèi)容，具體安排請以最終發(fā)布為準
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展開 多層PCB設(shè)計：過孔對高頻信號傳輸有哪些“致命”影響
如何使用過孔
EDA365電子論壇
通過上面對過孔寄生特性的分析，我們可以看到，在高速PCB 設(shè)計中，看似簡單的過孔往往也會給電路的設(shè)計帶來很大的負面效應(yīng)。為了減小過孔的寄生效應(yīng)帶來的不利影響，在設(shè)計中可以盡量做到：
1．從成本和信號質(zhì)量兩方面考慮，選擇合理尺寸的過孔大小。必要時可以考慮使用不同尺寸的過孔，比如對于電源或地線的過孔，可以考慮使用較大尺寸，以減小阻抗，而對于信號走線，則可以使用較小的過孔。當然隨著過孔尺寸減小，相應(yīng)的成本也會增加。
2．上面討論的兩個公式可以得出，使用較薄的PCB 板有利于減小過孔的兩種寄生參數(shù)。
3．PCB 板上的信號走線盡量不換層，也就是說盡量不要使用不必要的過孔。
4．電源和地的管腳要就近打過孔，過孔和管腳之間的引線越短越好。可以考慮并聯(lián)打多個過孔，以減少等效電感。
5．在信號換層的過孔附近放置一些接地的過孔，以便為信號提供最近的回路。甚至可以在PCB 板上放置一些多余的接地過孔。
6．對于密度較高的高速PCB 板，可以考慮使用微型過孔。
文章來源：EDA365電子論壇
展開 電源完整性仿真與EMC分析
摘要
本文以高速系統(tǒng)的信號/電源完整性分析和EMC分析的為基本出發(fā)點，著重介紹了高速PCB的信號和電源完整性分析的基本要領(lǐng)和設(shè)計準則，通過EDA分析工具實現(xiàn)PCB的建模與參數(shù)提取；通過電磁場分析工具完成網(wǎng)絡(luò)參數(shù)定量分析，從最基本的設(shè)計方法入手，提出了高速PCB的信號/電源系統(tǒng)設(shè)計參數(shù)優(yōu)化方案，指出了信號/電源完整性仿真設(shè)計和EMC設(shè)計的內(nèi)在聯(lián)系，最后介紹了利用EDA仿真工具和EMC測試驗證相結(jié)合解決單板PCB設(shè)計的EMI問題的成功范例，希望本文總結(jié)的經(jīng)驗能給予正在從事高速系統(tǒng)仿真的設(shè)計開發(fā)人員和EDA設(shè)計人員解決此類問題的基本思路與方法。
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