堆疊封裝
關(guān)注創(chuàng)建者：匿名 創(chuàng)建時間：2022-04-14
堆疊封裝的實例教程
在相同技術(shù)下，除了提高存儲密度、水平方向增加芯片數(shù)量以外，一種多層存儲（3D堆疊）技術(shù)被大量優(yōu)化采用。
堆疊封裝可以在更小的空間內(nèi)提供更多的功能。堆疊封裝可以開發(fā)具有不同功能的多芯片封裝，或者將多個存儲芯片放在一個容量增加的封裝中。
堆疊封裝根據(jù)不同的開發(fā)技術(shù)分為三種類型：
PiP（Package In Package）
封裝引線鍵合（Wire Bonding）封裝
硅穿孔（TSV）封裝；
一、堆疊封裝工藝優(yōu)點
封裝體的尺寸小，質(zhì)量輕；頂層封裝模塊和底層封裝模塊的電子元件可以在組裝前進(jìn)行測試并替換，使得瑕疵率大大降低、良品比率升高，成本也大度下降；在采取垂直互連的方式對上層和下層進(jìn)行連接，大大的減小了引線長度，減少了寄生電容、寄生電感，電源損耗減小，信號的傳輸速度更快;模塊中的存儲芯片和邏輯芯片可以由不同的商家提供，使產(chǎn)品的生產(chǎn)時間縮短，效率提高。
1、PiP（Package In Package）封裝
一般稱堆疊封裝又稱封裝內(nèi)的封裝，還稱器件內(nèi)置器件，是在同一個封裝腔體內(nèi)堆疊多個芯片形成3D 封裝的一種技術(shù)方案。封裝內(nèi)芯片通過金線鍵合堆疊到基板上，同樣的堆疊，通過金線再將兩個堆疊之間的基板鍵合，然后整個封裝成一個元件便是PiP（器件內(nèi)置器件）。
PiP技術(shù)整合了PCB基板組裝及半導(dǎo)體封裝制作流程，可以將小型存儲卡所需要的零部件（控制器、閃存集成電路、基礎(chǔ)材質(zhì)、無源計算組件）直接封裝，制成功能完整的Flash存儲卡產(chǎn)品。PiP一體化封裝技術(shù)具有下列技術(shù)優(yōu)勢：超大容量、高讀寫速度、堅固耐用、強防水、防靜電、耐高溫等，因此常運用于SD卡、XD卡、MM卡等系列數(shù)碼存儲卡上。
展開 近日一篇《華為又一項芯片堆疊封裝專利曝光》的文章刷屏芯片封裝工程師的朋友圈。它是一個避免使用TSV的3D封裝設(shè)計，吸引了我的芯片封裝設(shè)計精品課學(xué)習(xí)型仿真工程師的好奇和關(guān)注。眾所周知，TSV的制作工藝復(fù)雜，可靠性差，尤其是TSV first和TSV middle都需要在fab廠做，甚至?xí)绊懶酒骷煽啃裕裉煳覀兙蛠砹牧男酒?em>堆疊封裝那些事。
華為芯片堆疊封裝
華為的這個專利內(nèi)容如下圖所示，自左向右一步一步開展。首先是下芯片部分。將各個芯片做好RDL和bump或者UBM(Under Bump Metal)，然后face to face焊接一起。但是要注意芯片之間要錯開，芯片需要溝通的部分焊接在一起，而其他有源部分要露出來，方便下一步操作。各芯片連接之后，通過molding將這些芯片都封在一起，然后在EMC(Epoxy Molding Compound)上做過孔，這可比TSV(Through Silicon Via)容易多了。然后在EMC兩面都可以再次RDL，然后上面做UBM和bump。最后可以將其焊接到基板上，然后最上面的芯片也焊接到這個裝配體上，這就完成了3D封裝裝配。
3D封裝是在后摩爾時代為了讓芯片集成度更高，在同一種制程下，3D封裝可以保證相同面積下芯片有更強計算能力與傳輸能力。但是3D封裝面臨一系列如SI(Signal Integrity)、PI(Power Integrity)、Thermal，Mechanical等問題。
要解決的是不同功能芯片之間信號傳遞功能，要求信號路徑盡可能小來保證SI要求。其次要保證芯片供電，對于在“樓上”的芯片來說，電源距離增大代表寄生增加，會增加電阻（靜態(tài)電阻）以及增加阻抗（動態(tài)阻抗），導(dǎo)致電壓無法滿足要求。
展開 （蘋果發(fā)布會截圖）
據(jù)了解，堆疊技術(shù)也可以叫做3D堆疊技術(shù)，是利用堆疊技術(shù)或通過互連和其他微加工技術(shù)在芯片或結(jié)構(gòu)的Z軸方向上形成三維集成，信號連接以及晶圓級，芯片級和硅蓋封裝具有不同的功能，針對包裝和可靠性技術(shù)的三維堆疊處理技術(shù)。
該技術(shù)用于微系統(tǒng)集成，是在片上系統(tǒng)（SOC）和多芯片模塊（MCM）之后開發(fā)的先進(jìn)的系統(tǒng)級封裝制造技術(shù)。 在傳統(tǒng)的SiP封裝系統(tǒng)中，任何芯片堆棧都可以稱為3D，因為在Z軸上功能和信號都有擴(kuò)展，無論堆棧位于IC內(nèi)部還是外部。
目前，3D芯片技術(shù)的類別包括：基于芯片堆疊的3D技術(shù)，基于有源TSV的3D技術(shù)，基于無源TSV的3D技術(shù)，以及基于芯片制造的3D技術(shù)。
筆者注意到，去年華為就曾被曝出“雙芯疊加”專利，這種方式可以讓14nm芯片經(jīng)過優(yōu)化后比肩7nm性能。但當(dāng)時曝光的這種通過堆疊的方式與蘋果的“Ultra Fusion”架構(gòu)還是有所不同。
也許有很多人理解雙芯片堆疊是指將兩顆獨立芯片進(jìn)行物理堆疊的方式去實現(xiàn)性能突破，其實這是非常嚴(yán)重的錯誤，如果單單依靠物理堆疊，那么會有非常多的弊端無法解決，例如兼容性，穩(wěn)定性，發(fā)熱控制這些都是沒法通過物理堆疊來解決問題的，在設(shè)計思路上面就會走上歧路，得不償失也毫無意義。
雙芯疊加層級運用于設(shè)計和生產(chǎn)初期，也就是說在設(shè)計過程中將原來的一顆芯片設(shè)計成雙層芯片然后利用自己獨特的技術(shù)，來將這兩層芯片封裝在一顆芯片中，通過同步信號方式與一些其他方法就可以激活雙層芯片共同發(fā)力，從而實現(xiàn)芯片性能突破。所以說一個物理層堆疊，一個設(shè)計之初就開始改變設(shè)計思路，這是完全不同的兩個方式。
因此，雖然同樣是指雙芯片組合成單個主芯片，但蘋果與華為可以說是兩種截然不同的方式。
展開 這樣的芯片裸片封裝起來就是早期傳統(tǒng)的平面芯片(2D芯片)。
二、平面結(jié)構(gòu)器件 vs 側(cè)向結(jié)構(gòu)器件
電路層中，早期電路元器件的結(jié)構(gòu)是平面擺放的，稱為平面(Planar)結(jié)構(gòu)器件。為了提高芯片集成度，電路元器件特別是晶體管尺寸一直在按照摩爾定律縮小，當(dāng)器件尺寸縮小到不能再縮小的時候，業(yè)界發(fā)明了把電路元器件豎起來的結(jié)構(gòu)形式，以縮小芯片面積。有人把這種豎起來的器件稱為三維 (3D)、立體的結(jié)構(gòu)器件。筆者覺得將其稱為側(cè)向(Sideways)結(jié)構(gòu)器件更為準(zhǔn)確。因為如論平面結(jié)構(gòu)器件還是側(cè)向結(jié)構(gòu)器件，雖然從材料介質(zhì)層角度看都是立體的，但是從元器件整體來看，它們平面分布在硅晶圓上，只是一層電路元器件，并沒有立體的概念。
圖5.平面和側(cè)向的晶體管結(jié)構(gòu)
圖6.平面和側(cè)向的閃存單元結(jié)構(gòu)
早期的芯片制造工藝比較傳統(tǒng)，在硅晶圓上只能制造一個電路層。以圖5所示的晶體管和圖6所示的閃存單元舉例，電路元器件的結(jié)構(gòu)不管是平面的(圖5a、圖6a)，或者是側(cè)向的(圖5b、圖6b)，元器件上面不再有元器件的堆疊。經(jīng)過電路層制造、劃片、封裝和測試，就完成了芯片制造的全過程。這種單個電路層的芯片就是早期傳統(tǒng)的平面芯片(2D芯片)。
三、多層芯片堆疊封裝，形成偽3D芯片
隨著芯片封裝工藝進(jìn)步，為了縮小芯片尺寸，業(yè)界發(fā)明了多層芯片堆疊封裝技術(shù)。開始時，堆疊封裝是把多個芯片裸片堆疊放置在一起，把芯片之間的信號通過邦定(bonding)技術(shù)連結(jié)，組成內(nèi)部的完整系統(tǒng)，再把外部信號通過封裝引腳外連，最后封裝成為一個完整芯片(圖7a)。后來，業(yè)界發(fā)明了硅通孔(TSV)技術(shù)，堆疊的芯片裸片之間的信號是通過TSV連接，形成了更加緊湊的多芯片堆疊封裝芯片(圖7b)。
展開 開始時，堆疊封裝是把多個芯片裸片堆疊放置在一起，把芯片之間的信號通過邦定(bonding)技術(shù)連結(jié)，組成內(nèi)部的完整系統(tǒng)，再把外部信號通過封裝引腳外連，最后封裝成為一個完整芯片(圖7a)。后來，業(yè)界發(fā)明了硅通孔(TSV)技術(shù)，堆疊的芯片裸片之間的信號是通過TSV連接，形成了更加緊湊的多芯片堆疊封裝芯片(圖7b)。
圖7.多芯片堆疊封裝示意圖(來源：Jin-Fu Li,EE,NCU)
這種芯片內(nèi)部有多個電路層，它們可以稱為立體芯片，或者稱為3D芯片。但是，這種3D芯片是在封裝階段通過多層芯片裸片堆疊形成的，從芯片制造角度看，這種3D芯片只能看作是偽3D芯片。
四、多層電路層堆疊制造，形成真3D芯片
目前，芯片制造工藝已發(fā)展到爐火純青的地步。為了節(jié)省硅片面積，在下面的電路層制作完成之后，可以繼續(xù)在其上制做另一層電路層，形成兩個、甚至多個電路層在硅晶圓上的堆疊，在芯片制造階段就完成了3D芯片的制造。這樣就實現(xiàn)了真正意義上的立體芯片，也簡稱3D芯片。
這種技術(shù)目前主要用在3DNAND閃存等很規(guī)則的芯片制造領(lǐng)域。存儲單元(Memory Cell)采用側(cè)向結(jié)構(gòu)。一般地，閃存芯片如果號稱是N層的NAND閃存，就至少有N個電路層。目前，三星的3D V-NAND存儲單元的層數(shù)已由2009年的2層逐漸提升至24層、64層，再到2018年的96層[2]，2019年8月完成128層V-NAND閃存的開發(fā)，并實現(xiàn)量產(chǎn)。三星計劃2021年下半年則會量產(chǎn)第7代V-NAND閃存,堆疊層數(shù)提升到176層。
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堆疊封裝的最新內(nèi)容
3D 存儲立方體和堆疊芯片封裝中的高密度布線及緊湊布局，還帶來了更高的功率密度和機械應(yīng)力。設(shè)計人員面臨熱應(yīng)力、分層、芯片翹曲和焊料疲勞等問題，這些都可能嚴(yán)重影響封裝的可靠性。傳統(tǒng)仿真工具難以高效處理此類精細(xì)模型，往往需要過長的運行時間，限制了早期設(shè)計探索的空間。
02多物理場仿真面臨的挑戰(zhàn)
大規(guī)模 3D IC 封裝的多物理場仿真存在多重技術(shù)難點。
堆疊封裝可以在更小的空間內(nèi)提供更多的功能。堆疊封裝可以開發(fā)具有不同功能的多芯片封裝，或者將多個存儲芯片放在一個容量增加的封裝中。
3DFabric是臺積電綜合全面的3D芯片堆疊與先進(jìn)封裝技術(shù)產(chǎn)品系列。</p><p><br></p><p>Ansys Mechanical是行業(yè)領(lǐng)先的有限元分析軟件，用于仿真3D-IC中熱梯度引起的機械應(yīng)力。該解決方案流程已被證明可在Microsoft Azure上高效運行，有助于確保在當(dāng)今高度大型和復(fù)雜的2.5D/3D-IC系統(tǒng)中實現(xiàn)快速的周轉(zhuǎn)時間。
圖9 (a) 采用金屬 Mo 柱連接的 10 kV SiC MOSFETs，(b) 上下雙基板堆疊封裝和(c) 集成噴射冷卻器的模塊
基于雙基板堆疊和面互連，采用上下雙基板堆疊的無鍵合線平面互連封裝如圖 9 和圖 10 所示。
臺積電在過去五年中還多次授予Ansys“年度最佳合作伙伴獎”，近期獎項包括：
憑借向臺積電N4工藝技術(shù)提供晶圓代工廠認(rèn)證的先進(jìn)電源完整性與可靠性簽核認(rèn)證工具，Ansys榮獲“聯(lián)合研發(fā)4nm設(shè)計基礎(chǔ)架構(gòu)”獎項
憑借向臺積電的3D芯片堆疊與高級封裝技術(shù)綜合系列——3DFabric?，提供經(jīng)過晶圓代工廠認(rèn)證的熱、電源完整性和可靠性解決方案，Ansys榮獲“聯(lián)合研發(fā)3DFabric?設(shè)計解決方案
通常，TCB 用于 2.5D/3D 封裝的芯片堆疊和鍵合。
圖 4：2.5D/3D 系統(tǒng)架構(gòu)。銅微凸塊連接中介層和基礎(chǔ)管芯。資料來源：拉姆布斯
在 TCB 工藝中，使用傳統(tǒng)的凸塊工藝在die上形成微小的銅凸塊。但是，在這種情況下，凸點更小，間距更小。然后，封裝公司不再使用傳統(tǒng)的倒裝芯片鍵合機，而是使用 TCB 工具。
PowerDC能支持多Die堆疊的封裝設(shè)計，能進(jìn)行復(fù)雜設(shè)計的DRC檢查，可以得到Die、過孔和封裝等各組件的溫度，還可以得到JEDEC定義的各種封裝熱參數(shù)模型。
PowerDC能支持多Die堆疊的封裝設(shè)計，能進(jìn)行復(fù)雜設(shè)計的DRC檢查，可以得到Die、過孔和封裝等各組件的溫度，還可以得到JEDEC定義的各種封裝熱參數(shù)模型。
? OptimizePI
OptimizePI 應(yīng)用Sigrity的電磁分析和優(yōu)化算法可以使IC封裝PDS網(wǎng)絡(luò)的性能或成本達(dá)到最優(yōu)。
近日一篇《華為又一項芯片堆疊封裝專利曝光》的文章刷屏芯片封裝工程師的朋友圈。它是一個避免使用TSV的3D封裝設(shè)計，吸引了我的芯片封裝設(shè)計精品課學(xué)習(xí)型仿真工程師的好奇和關(guān)注。眾所周知，TSV的制作工藝復(fù)雜，可靠性差，尤其是TSV first和TSV middle都需要在fab廠做，甚至?xí)绊懶酒骷煽啃裕裉煳覀兙蛠砹牧男酒?em>堆疊封裝那些事。
隨著市場需求的增加以及技術(shù)的發(fā)展，微電子封裝逐漸走向小型化、集成化和低成本，封裝形式不斷從二維封裝向 3D 的堆疊封裝推進(jìn)。
