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也許有很多人理解雙芯片堆疊是指將兩顆獨立芯片進行物理堆疊的方式去實現性能突破，其實這是非常嚴重的錯誤，如果單單依靠物理堆疊，那么會有非常多的弊端無法解決，例如兼容性，穩定性，發熱控制這些都是沒法通過物理堆疊來解決問題的，在設計思路上面就會走上歧路，得不償失也毫無意義。

一般分為功能性堆疊和造型堆疊，利用相似或相同的單體，通過大小、位置、數量、方向上的變化，構成一個排列。

1、PiP（Package In Package）封裝一般稱堆疊封裝又稱封裝內的封裝，還稱器件內置器件，是在同一個封裝腔體內堆疊多個芯片形成3D 封裝的一種技術方案。封裝內芯片通過金線鍵合堆疊到基板上，同樣的堆疊，通過金線再將兩個堆疊之間的基板鍵合，然后整個封裝成一個元件便是PiP（器件內置器件）。

新方案使用了一種單片堆疊式紅綠藍結構，設計人員可以獨立驅動芯片以發出紅、綠和藍三種顏色。這也被認為是制造高分辨率微型顯示器，最理想RGB像素結構。圖2. 紅綠藍三色堆疊型芯片極其發光狀態示意圖2中展示了RGB堆疊式LED外延結構（左）及其發光圖像（右）的示意圖，其中，RGB三層通過隧道結串聯連接。該結構在最終用作實際微顯示器前，還會添加電流阻擋層，最終這三層可以被獨立驅動。

基于ANSYS的多層堆疊模塊焊接殘余應力分析及選材優化 張 彥，許 典，趙希芳 ( 南京電子技術研究所，江蘇 南京 210039)摘 要：分析了某多層堆疊模塊的焊接殘余應力，討論了各功能層不同選材、焊接順序對模塊殘余應力的影響，并給出了優化方案。

首爾偉傲世生產的這種垂直堆疊式Micro-LED產品，可顯示特別清晰的圖像，尤其是其黑色畫面的表現。另外，使用這種垂直堆疊結構的Micro-LED，觀看者可以欣賞到任何方向都不會失真的清晰畫面。該公司將在德國的IFA2022展會上展示這項面向未來的垂直堆疊式Micro-LED創新技術，目前該方案可用于可制造100至200英寸的4K顯示屏。

近日一篇《華為又一項芯片堆疊封裝專利曝光》的文章刷屏芯片封裝工程師的朋友圈。它是一個避免使用TSV的3D封裝設計，吸引了我的芯片封裝設計精品課學習型仿真工程師的好奇和關注。眾所周知，TSV的制作工藝復雜，可靠性差，尤其是TSV first和TSV middle都需要在fab廠做，甚至會影響芯片器件可靠性，今天我們就來聊聊芯片堆疊封裝那些事。

該團隊提出利用聚合誘導的對芳綸納米纖維(PANF)的框架形成特性和六方氮化硼納米片(BNNS)的高導熱性，通過簡單的真空輔助自堆疊方法成功制備了三維層壓的PANF- BNNS氣凝膠，該氣凝膠可作為環氧樹脂(EP)的導熱骨架。在所制備的PANF-BNNS/EP納米復合材料中，13.2%的BNNS負載時，其導熱系數為3.66 W/mK。通過有限元分析驗證了熱傳導路徑的有效性。

對木料堆在重力載荷下的運動進行了建模。首先進行了木料之間無摩擦接觸的模擬，然后通過改變接觸為有摩擦的方式重復模擬。增加足夠大的摩擦力有助于木料堆保持整體性。模擬采用顯式動力學分析，并假設木料為剛性體，因為它們的應變不是本次模擬關注的重點.

網格占據模流分析很重要的一部份，將復雜的幾何結構劃分為微小元素，再透過求解器得到需要的結果，良好的網格質量能夠帶來更加精確的分析結果。對于幾何較為單一或是厚的產品，利用自動化的前處理功能即可生成高質量的網格模型，但若是遇到需要網格精度較高或是尺寸較小的產品，例如光學、RTM或是其他特殊制程，則建議手動建立網格，此方式更容易控制網格質量以達到求解器的需求。 Moldex3D Studio

Layered模塊可以將不同織物模型層疊在一起，在使用之前，我們要先建立好想要進行堆疊的織物模型并使其處于活躍狀態（也就是建立好的模型使其處于Texgen軟件窗口的活躍狀態，不要關閉。若有之前建立好的模型，只需要將其用Texgen打開就好）。在這里我們將建立一個由平紋，2/1斜紋，五枚三飛緞紋織物堆疊構成的5層織物模型，堆疊順序為平紋，斜紋，緞紋，斜紋，平紋。

當堆疊芯片厚度在 75 μm 左右，很少進行引線鍵合，以避免芯片碎裂; 當堆疊芯片厚度增加到 150 μm 或更大時，鍵合絲的跨度可達 2 mm。目前，通過 TSV、微凸點技術等先進堆疊工藝的應用，國內堆疊封裝實現的堆疊芯片數量已經達到 128 層。由于硅基芯片存在壓阻效應，SiP 封裝引入的機械應力會影響產品的性能。

利用 SK 海力士的混合鍵合推進封裝技術 雖然SK海力士目前正在開發混合鍵合，以應用于其即將推出的高密度、高堆疊HBM產品，但該公司此前已在2022年成功為HBM2E采用混合鍵合堆疊八層，同時完成電氣測試并確保基本可靠性。這是一項重大壯舉，因為迄今為止大多數混合鍵合都是通過單層鍵合或兩個芯片面對面堆疊來完成的。

圖3 多堆疊SOFC系統的溫度分布：(a)電流密度為0.4Acm-2；(b)電流密度為0.5Acm-2；(c)電流密度為0.6Acm-2。 圖4 多堆棧系統的熱管理策略。 圖5 環境空氣與預熱空氣的混合比。

在3D封裝部分，英特爾已量產Foveros技術，其是使用異構堆疊邏輯處理運算，可以把各個邏輯芯片堆疊一起。以往堆疊僅用于存儲，現在首度把芯片堆疊從傳統的被動硅中介層與堆疊記憶體，擴展到高效能邏輯產品，如CPU、GPU與AI 處理器等。

“設置傾斜/偏心用于追隨基底表面孔徑”和“更新傾斜”按鈕對于復合堆疊，“設置傾斜/偏心用于追隨基底表面孔徑光圈” 按鈕將用于基底之前的最后一個組件面，并且復合堆疊中的所有組件面將具有相同的傾斜/偏心屬性，即復合堆疊將具有相同的坐標系。

近期臺積電、三星、英特爾分別推出了基于各自工藝特色的晶圓級三維堆疊技術方案，例如臺積電的系統整合芯片（System on Integrated Chips, SoIC）技術、三星的拓展的立方體（eXtended-Cube, X-Cube）技術、英特爾的Foveros技術。中芯國際的先進封裝收入占比也在逐年提升，晶圓級三維堆疊技術處于研發攻關階段；長江存儲具備晶圓級三維堆疊技術的代工能力。

所以這里又涉及到新的封裝概念，也就是芯片堆疊。顧名思義，芯片堆疊就是將兩顆芯片堆疊使用。雖然M1 Ultra是疊加組合使用，但是因為設備可容納芯片空間面積更大，所以是平面展開。如果設備容納芯片面積有限，多半就要用3D封裝，以節省芯片使用面積了。總的來說，芯片封裝的確是一項具有前瞻性的技術，目前臺積電、三星、中芯國際等等都在參與布局。

在扇出封裝的一個示例中，DRAM裸片堆疊在封裝中的邏輯芯片上。在高端系統中使用，2.5D是另一種選擇。在 2.5D 中，裸片堆疊在中介層上，或并排連接。中介層包含硅通孔(TSV)，它提供了從die到電路板的電氣連接。在一個示例中，ASIC 和高帶寬存儲器(HBM) 并排放置在中介層上。HBM 是 DRAM 內存堆棧。另一種選擇是將小芯片合并到新的 3D 架構中。