3D堆疊封裝
關注創(chuàng)建者：匿名 創(chuàng)建時間：2026-01-04
3D堆疊封裝的實例教程
在相同技術下，除了提高存儲密度、水平方向增加芯片數(shù)量以外，一種多層存儲（3D堆疊）技術被大量優(yōu)化采用。
堆疊封裝可以在更小的空間內提供更多的功能。堆疊封裝可以開發(fā)具有不同功能的多芯片封裝，或者將多個存儲芯片放在一個容量增加的封裝中。
堆疊封裝根據(jù)不同的開發(fā)技術分為三種類型：
PiP（Package In Package）
封裝引線鍵合（Wire Bonding）封裝
硅穿孔（TSV）封裝；
一、堆疊封裝工藝優(yōu)點
封裝體的尺寸小，質量輕；頂層封裝模塊和底層封裝模塊的電子元件可以在組裝前進行測試并替換，使得瑕疵率大大降低、良品比率升高，成本也大度下降；在采取垂直互連的方式對上層和下層進行連接，大大的減小了引線長度，減少了寄生電容、寄生電感，電源損耗減小，信號的傳輸速度更快;模塊中的存儲芯片和邏輯芯片可以由不同的商家提供，使產品的生產時間縮短，效率提高。
1、PiP（Package In Package）封裝
一般稱堆疊封裝又稱封裝內的封裝，還稱器件內置器件，是在同一個封裝腔體內堆疊多個芯片形成3D 封裝的一種技術方案。封裝內芯片通過金線鍵合堆疊到基板上，同樣的堆疊，通過金線再將兩個堆疊之間的基板鍵合，然后整個封裝成一個元件便是PiP（器件內置器件）。
PiP技術整合了PCB基板組裝及半導體封裝制作流程，可以將小型存儲卡所需要的零部件（控制器、閃存集成電路、基礎材質、無源計算組件）直接封裝，制成功能完整的Flash存儲卡產品。PiP一體化封裝技術具有下列技術優(yōu)勢：超大容量、高讀寫速度、堅固耐用、強防水、防靜電、耐高溫等，因此常運用于SD卡、XD卡、MM卡等系列數(shù)碼存儲卡上。
展開 （蘋果發(fā)布會截圖）
據(jù)了解，堆疊技術也可以叫做3D堆疊技術，是利用堆疊技術或通過互連和其他微加工技術在芯片或結構的Z軸方向上形成三維集成，信號連接以及晶圓級，芯片級和硅蓋封裝具有不同的功能，針對包裝和可靠性技術的三維堆疊處理技術。
該技術用于微系統(tǒng)集成，是在片上系統(tǒng)（SOC）和多芯片模塊（MCM）之后開發(fā)的先進的系統(tǒng)級封裝制造技術。 在傳統(tǒng)的SiP封裝系統(tǒng)中，任何芯片堆棧都可以稱為3D，因為在Z軸上功能和信號都有擴展，無論堆棧位于IC內部還是外部。
目前，3D芯片技術的類別包括：基于芯片堆疊的3D技術，基于有源TSV的3D技術，基于無源TSV的3D技術，以及基于芯片制造的3D技術。
筆者注意到，去年華為就曾被曝出“雙芯疊加”專利，這種方式可以讓14nm芯片經過優(yōu)化后比肩7nm性能。但當時曝光的這種通過堆疊的方式與蘋果的“Ultra Fusion”架構還是有所不同。
也許有很多人理解雙芯片堆疊是指將兩顆獨立芯片進行物理堆疊的方式去實現(xiàn)性能突破，其實這是非常嚴重的錯誤，如果單單依靠物理堆疊，那么會有非常多的弊端無法解決，例如兼容性，穩(wěn)定性，發(fā)熱控制這些都是沒法通過物理堆疊來解決問題的，在設計思路上面就會走上歧路，得不償失也毫無意義。
雙芯疊加層級運用于設計和生產初期，也就是說在設計過程中將原來的一顆芯片設計成雙層芯片然后利用自己獨特的技術，來將這兩層芯片封裝在一顆芯片中，通過同步信號方式與一些其他方法就可以激活雙層芯片共同發(fā)力，從而實現(xiàn)芯片性能突破。所以說一個物理層堆疊，一個設計之初就開始改變設計思路，這是完全不同的兩個方式。
因此，雖然同樣是指雙芯片組合成單個主芯片，但蘋果與華為可以說是兩種截然不同的方式。
展開 近日一篇《華為又一項芯片堆疊封裝專利曝光》的文章刷屏芯片封裝工程師的朋友圈。它是一個避免使用TSV的3D封裝設計，吸引了我的芯片封裝設計精品課學習型仿真工程師的好奇和關注。眾所周知，TSV的制作工藝復雜，可靠性差，尤其是TSV first和TSV middle都需要在fab廠做，甚至會影響芯片器件可靠性，今天我們就來聊聊芯片堆疊封裝那些事。
華為芯片堆疊封裝
華為的這個專利內容如下圖所示，自左向右一步一步開展。首先是下芯片部分。將各個芯片做好RDL和bump或者UBM(Under Bump Metal)，然后face to face焊接一起。但是要注意芯片之間要錯開，芯片需要溝通的部分焊接在一起，而其他有源部分要露出來，方便下一步操作。各芯片連接之后，通過molding將這些芯片都封在一起，然后在EMC(Epoxy Molding Compound)上做過孔，這可比TSV(Through Silicon Via)容易多了。然后在EMC兩面都可以再次RDL，然后上面做UBM和bump。最后可以將其焊接到基板上，然后最上面的芯片也焊接到這個裝配體上，這就完成了3D封裝裝配。
3D封裝是在后摩爾時代為了讓芯片集成度更高，在同一種制程下，3D封裝可以保證相同面積下芯片有更強計算能力與傳輸能力。但是3D封裝面臨一系列如SI(Signal Integrity)、PI(Power Integrity)、Thermal，Mechanical等問題。
要解決的是不同功能芯片之間信號傳遞功能，要求信號路徑盡可能小來保證SI要求。其次要保證芯片供電，對于在“樓上”的芯片來說，電源距離增大代表寄生增加，會增加電阻（靜態(tài)電阻）以及增加阻抗（動態(tài)阻抗），導致電壓無法滿足要求。
展開 所謂的3D堆疊技術其實很好理解，就是在原本的封裝體里面，封裝進兩個以上不同功能的芯片，一般都是在不改變原本的封裝體積大小，而在垂直方向進行的芯片疊放，這種技術所帶來的特點就是改變了原有的在單位面積上不斷增加晶體管的方式，而是在垂直方向上進行芯片疊放，自然也會實現(xiàn)芯片的功能多樣化。
3D芯片堆疊結構示意圖
總體上看，3D堆疊技術在集成度、性能、功耗等方面更具優(yōu)勢，同時設計自由度更高，開發(fā)時間更短，是各封裝技術中最具發(fā)展前景的一種。當前，隨著高效能運算、人工智能等應用興起，加上用于提供多個晶圓垂直通信的TSV技術愈來愈成熟，可以看到越來越多的CPU、GPU和存儲器開始采用3D堆疊技術。
在傳統(tǒng)的SiP封裝系統(tǒng)中，任何芯片堆棧都可以稱為3D，因為在Z軸上功能和信號都有擴展，無論堆棧位于IC內部還是外部。目前，3D芯片技術的類別如下：
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// 基于芯片堆疊的3D技術
3D IC的初始形式仍廣泛用于SiP領域。具有相同功能的裸芯片從下到上堆疊以形成3D堆疊，然后通過兩側的接合線進行連接，最后以系統(tǒng)級封裝（System-in-Package，SiP）的形式連接。堆疊方法可以是金字塔形，懸臂式，并排堆疊和其他方法。
展開 而傳統(tǒng)的3DIC技術則是將多塊芯片堆疊在一起，并使用TSV技術將不同的芯片做互聯(lián)。目前，3DIC主要用在內存芯片之間的堆疊架構和傳感器的堆疊，而2.5D技術則已經廣泛應用在多款高端芯片組中。另外3D和2.5D之間也不是完全對立，例如在HBM內存中，多塊內存之間使用3DIC集成，而內存與主芯片之間則使用2.5D技術集成在一起。
Intel的3D堆疊技術：
More than Moore的新發(fā)展
Intel在高級封裝領域一直處于領先地位，之前的EMIB技術就有其獨到的優(yōu)勢，而這次Intel發(fā)布的Foveros架構則是3DIC方面一個長足的進步。
Foveros架構中，芯片3D堆疊在硅載片上，并通過硅載片做互聯(lián)。Foveros進步在于其硅載片從原來的無源硅載片變成了有源硅載片。在之前的典型2.5D封裝中，硅載片上只是做互聯(lián)線供芯片之間做互聯(lián)，因此是無源硅載片。而在Foveros架構中，硅載片是有源的，即硅載片上除了互聯(lián)線（無源）之外，還包含了有源電路 。如果說傳統(tǒng)的2.5D封裝中的硅載片只是一種載片，那么載Foveros中的有源硅載片實際上就是一塊真正的芯片了，而這次的計算和存儲芯片是堆疊在一塊真正的芯片上，因此可以說是名副其實的3DIC。相比2.5D封裝，使用Foveros的3D封裝大大提升了集成密度，同時芯片與有源硅載片之間的IO帶寬也有潛力能做更大，從而獲得更大的性能提升。
在2019年即將發(fā)布的Foveros芯片組中，Intel計劃將一塊使用10nm工藝的高性能計算芯片粒（P1274）堆疊在一塊使用22nm工藝的有源硅載片SoC（P1222）上。
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3D堆疊封裝的最新內容
DDR作為一種內存技術正朝著更高性能、更低功耗的方向發(fā)展。應用前景廣闊，將對半導體、計算機、汽車、新能源及各行業(yè)發(fā)展產生影響巨大。
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堆疊封裝根據(jù)不同的開發(fā)技術分為三種類型
3DFabric是臺積電綜合全面的3D芯片堆疊與先進封裝技術產品系列。</p><p><br></p><p>Ansys Mechanical是行業(yè)領先的有限元分析軟件，用于仿真3D-IC中熱梯度引起的機械應力。該解決方案流程已被證明可在Microsoft Azure上高效運行，有助于確保在當今高度大型和復雜的2.5D/3D-IC系統(tǒng)中實現(xiàn)快速的周轉時間。
網(wǎng)格占據(jù)模流分析很重要的一部份，將復雜的幾何結構劃分為微小元素，再透過求解器得到需要的結果，良好的網(wǎng)格質量能夠帶來更加精確的分析結果。對于幾何較為單一或是厚的產品，利用自動化的前處理功能即可生成高質量的網(wǎng)格模型，但若是遇到需要網(wǎng)格精度較高或是尺寸較小的產品，例如光學、RTM或是其他特殊制程，則建議手動建立網(wǎng)格，此方式更容易控制網(wǎng)格質量以達到求解器的需求。
Moldex3D Studio
臺積電在過去五年中還多次授予Ansys“年度最佳合作伙伴獎”，近期獎項包括：
憑借向臺積電N4工藝技術提供晶圓代工廠認證的先進電源完整性與可靠性簽核認證工具，Ansys榮獲“聯(lián)合研發(fā)4nm設計基礎架構”獎項
憑借向臺積電的3D芯片堆疊與高級封裝技術綜合系列——3DFabric?，提供經過晶圓代工廠認證的熱、電源完整性和可靠性解決方案，Ansys榮獲“聯(lián)合研發(fā)3DFabric?設計解決方案
近日一篇《華為又一項芯片堆疊封裝專利曝光》的文章刷屏芯片封裝工程師的朋友圈。它是一個避免使用TSV的3D封裝設計，吸引了我的芯片封裝設計精品課學習型仿真工程師的好奇和關注。眾所周知，TSV的制作工藝復雜，可靠性差，尤其是TSV first和TSV middle都需要在fab廠做，甚至會影響芯片器件可靠性，今天我們就來聊聊芯片堆疊封裝那些事。
華為芯片堆疊封裝
隨著市場需求的增加以及技術的發(fā)展，微電子封裝逐漸走向小型化、集成化和低成本，封裝形式不斷從二維封裝向 3D 的堆疊封裝推進。
其中包含F(xiàn)CBGA、扇出型、WLCSP和3D堆疊封裝，3D堆疊IC的目標是在未來五年中以24.8％的CAGR成長，其中HBM占48%、3D占27%，而3D NAND占82%。臺積電仍保持領先地位，其2019年占扇出型封裝市場69%市占率。WLCSP封裝在智慧手機相關應用中已經成為不可或缺的一環(huán)。
近日，國家知識產權局官網(wǎng)公開的信息顯示，華為技術有限公司公開了“一種芯片堆疊封裝及終端設備”專利。
據(jù)摘要顯示，本公開涉及半導體技術領域，其能夠在保證供電需求的同時，解決因采用硅通孔技術而導致的成本高的問題。
（截圖自國家專利局）
（截圖自國家專利局）
專利文件顯示，該芯片堆疊封裝包括：
該處理器就使用了Foveros的3D堆疊封裝技術和Co-EMIB連接技術。
Ponte Vecchio由使用3D和 2D技術連接的多個計算、緩存、I/O 和內存塊組成。資料來源：英特爾公司。
三星的3D封裝技術是X-Cube，其與英特爾的Foveros 3D堆疊技術路線大致相同。
3D堆疊封裝中因疊層工藝而容易出現(xiàn)芯片破裂。在3D封裝中影響芯片破裂的設計因素包括芯片疊層結構、基板厚度、模塑體積和模套厚度等。
3.5 分層
分層或粘結不牢指的是在塑封料和其相鄰材料界面之間的分離。分層位置可能發(fā)生在塑封微電子器件中的任何區(qū)域；同時也可能發(fā)生在封裝工藝、后封裝制造階段或者器件使用階段。
