堆疊封裝的案例
堆疊封裝的三種主要類型
在相同技術(shù)下，除了提高存儲密度、水平方向增加芯片數(shù)量以外，一種多層存儲（3D堆疊）技術(shù)被大量優(yōu)化采用。
堆疊封裝可以在更小的空間內(nèi)提供更多的功能。堆疊封裝可以開發(fā)具有不同功能的多芯片封裝，或者將多個存儲芯片放在一個容量增加的封裝中。
堆疊封裝根據(jù)不同的開發(fā)技術(shù)分為三種類型：
PiP（Package In Package）
封裝引線鍵合（Wire Bonding）封裝
硅穿孔（TSV）封裝；
一、堆疊封裝工藝優(yōu)點(diǎn)
封裝體的尺寸小，質(zhì)量輕；頂層封裝模塊和底層封裝模塊的電子元件可以在組裝前進(jìn)行測試并替換，使得瑕疵率大大降低、良品比率升高，成本也大度下降；在采取垂直互連的方式對上層和下層進(jìn)行連接，大大的減小了引線長度，減少了寄生電容、寄生電感，電源損耗減小，信號的傳輸速度更快;模塊中的存儲芯片和邏輯芯片可以由不同的商家提供，使產(chǎn)品的生產(chǎn)時間縮短，效率提高。
1、PiP（Package In Package）封裝
一般稱堆疊封裝又稱封裝內(nèi)的封裝，還稱器件內(nèi)置器件，是在同一個封裝腔體內(nèi)堆疊多個芯片形成3D 封裝的一種技術(shù)方案。封裝內(nèi)芯片通過金線鍵合堆疊到基板上，同樣的堆疊，通過金線再將兩個堆疊之間的基板鍵合，然后整個封裝成一個元件便是PiP（器件內(nèi)置器件）。
PiP技術(shù)整合了PCB基板組裝及半導(dǎo)體封裝制作流程，可以將小型存儲卡所需要的零部件（控制器、閃存集成電路、基礎(chǔ)材質(zhì)、無源計算組件）直接封裝，制成功能完整的Flash存儲卡產(chǎn)品。PiP一體化封裝技術(shù)具有下列技術(shù)優(yōu)勢：超大容量、高讀寫速度、堅(jiān)固耐用、強(qiáng)防水、防靜電、耐高溫等，因此常運(yùn)用于SD卡、XD卡、MM卡等系列數(shù)碼存儲卡上。
展開 華為芯片堆疊封裝設(shè)計專利刷屏，請和我一起仿真計算和驗(yàn)證
近日一篇《華為又一項(xiàng)芯片堆疊封裝專利曝光》的文章刷屏芯片封裝工程師的朋友圈。它是一個避免使用TSV的3D封裝設(shè)計，吸引了我的芯片封裝設(shè)計精品課學(xué)習(xí)型仿真工程師的好奇和關(guān)注。眾所周知，TSV的制作工藝復(fù)雜，可靠性差，尤其是TSV first和TSV middle都需要在fab廠做，甚至?xí)绊懶酒骷煽啃裕裉煳覀兙蛠砹牧男酒?em>堆疊封裝那些事。
華為芯片堆疊封裝
華為的這個專利內(nèi)容如下圖所示，自左向右一步一步開展。首先是下芯片部分。將各個芯片做好RDL和bump或者UBM(Under Bump Metal)，然后face to face焊接一起。但是要注意芯片之間要錯開，芯片需要溝通的部分焊接在一起，而其他有源部分要露出來，方便下一步操作。各芯片連接之后，通過molding將這些芯片都封在一起，然后在EMC(Epoxy Molding Compound)上做過孔，這可比TSV(Through Silicon Via)容易多了。然后在EMC兩面都可以再次RDL，然后上面做UBM和bump。最后可以將其焊接到基板上，然后最上面的芯片也焊接到這個裝配體上，這就完成了3D封裝裝配。
3D封裝是在后摩爾時代為了讓芯片集成度更高，在同一種制程下，3D封裝可以保證相同面積下芯片有更強(qiáng)計算能力與傳輸能力。但是3D封裝面臨一系列如SI(Signal Integrity)、PI(Power Integrity)、Thermal，Mechanical等問題。
要解決的是不同功能芯片之間信號傳遞功能，要求信號路徑盡可能小來保證SI要求。其次要保證芯片供電，對于在“樓上”的芯片來說，電源距離增大代表寄生增加，會增加電阻（靜態(tài)電阻）以及增加阻抗（動態(tài)阻抗），導(dǎo)致電壓無法滿足要求。
展開 華為芯片堆疊封裝技術(shù)來了
（蘋果發(fā)布會截圖）
據(jù)了解，堆疊技術(shù)也可以叫做3D堆疊技術(shù)，是利用堆疊技術(shù)或通過互連和其他微加工技術(shù)在芯片或結(jié)構(gòu)的Z軸方向上形成三維集成，信號連接以及晶圓級，芯片級和硅蓋封裝具有不同的功能，針對包裝和可靠性技術(shù)的三維堆疊處理技術(shù)。
該技術(shù)用于微系統(tǒng)集成，是在片上系統(tǒng)（SOC）和多芯片模塊（MCM）之后開發(fā)的先進(jìn)的系統(tǒng)級封裝制造技術(shù)。 在傳統(tǒng)的SiP封裝系統(tǒng)中，任何芯片堆棧都可以稱為3D，因?yàn)樵赯軸上功能和信號都有擴(kuò)展，無論堆棧位于IC內(nèi)部還是外部。
目前，3D芯片技術(shù)的類別包括：基于芯片堆疊的3D技術(shù)，基于有源TSV的3D技術(shù)，基于無源TSV的3D技術(shù)，以及基于芯片制造的3D技術(shù)。
筆者注意到，去年華為就曾被曝出“雙芯疊加”專利，這種方式可以讓14nm芯片經(jīng)過優(yōu)化后比肩7nm性能。但當(dāng)時曝光的這種通過堆疊的方式與蘋果的“Ultra Fusion”架構(gòu)還是有所不同。
也許有很多人理解雙芯片堆疊是指將兩顆獨(dú)立芯片進(jìn)行物理堆疊的方式去實(shí)現(xiàn)性能突破，其實(shí)這是非常嚴(yán)重的錯誤，如果單單依靠物理堆疊，那么會有非常多的弊端無法解決，例如兼容性，穩(wěn)定性，發(fā)熱控制這些都是沒法通過物理堆疊來解決問題的，在設(shè)計思路上面就會走上歧路，得不償失也毫無意義。
雙芯疊加層級運(yùn)用于設(shè)計和生產(chǎn)初期，也就是說在設(shè)計過程中將原來的一顆芯片設(shè)計成雙層芯片然后利用自己獨(dú)特的技術(shù)，來將這兩層芯片封裝在一顆芯片中，通過同步信號方式與一些其他方法就可以激活雙層芯片共同發(fā)力，從而實(shí)現(xiàn)芯片性能突破。所以說一個物理層堆疊，一個設(shè)計之初就開始改變設(shè)計思路，這是完全不同的兩個方式。
因此，雖然同樣是指雙芯片組合成單個主芯片，但蘋果與華為可以說是兩種截然不同的方式。
展開 科普：芯片中的“層”，“層層”全解析！
這樣的芯片裸片封裝起來就是早期傳統(tǒng)的平面芯片(2D芯片)。
二、平面結(jié)構(gòu)器件 vs 側(cè)向結(jié)構(gòu)器件
電路層中，早期電路元器件的結(jié)構(gòu)是平面擺放的，稱為平面(Planar)結(jié)構(gòu)器件。為了提高芯片集成度，電路元器件特別是晶體管尺寸一直在按照摩爾定律縮小，當(dāng)器件尺寸縮小到不能再縮小的時候，業(yè)界發(fā)明了把電路元器件豎起來的結(jié)構(gòu)形式，以縮小芯片面積。有人把這種豎起來的器件稱為三維 (3D)、立體的結(jié)構(gòu)器件。筆者覺得將其稱為側(cè)向(Sideways)結(jié)構(gòu)器件更為準(zhǔn)確。因?yàn)槿缯撈矫娼Y(jié)構(gòu)器件還是側(cè)向結(jié)構(gòu)器件，雖然從材料介質(zhì)層角度看都是立體的，但是從元器件整體來看，它們平面分布在硅晶圓上，只是一層電路元器件，并沒有立體的概念。
圖5.平面和側(cè)向的晶體管結(jié)構(gòu)
圖6.平面和側(cè)向的閃存單元結(jié)構(gòu)
早期的芯片制造工藝比較傳統(tǒng)，在硅晶圓上只能制造一個電路層。以圖5所示的晶體管和圖6所示的閃存單元舉例，電路元器件的結(jié)構(gòu)不管是平面的(圖5a、圖6a)，或者是側(cè)向的(圖5b、圖6b)，元器件上面不再有元器件的堆疊。經(jīng)過電路層制造、劃片、封裝和測試，就完成了芯片制造的全過程。這種單個電路層的芯片就是早期傳統(tǒng)的平面芯片(2D芯片)。
三、多層芯片堆疊封裝，形成偽3D芯片
隨著芯片封裝工藝進(jìn)步，為了縮小芯片尺寸，業(yè)界發(fā)明了多層芯片堆疊封裝技術(shù)。開始時，堆疊封裝是把多個芯片裸片堆疊放置在一起，把芯片之間的信號通過邦定(bonding)技術(shù)連結(jié)，組成內(nèi)部的完整系統(tǒng)，再把外部信號通過封裝引腳外連，最后封裝成為一個完整芯片(圖7a)。后來，業(yè)界發(fā)明了硅通孔(TSV)技術(shù)，堆疊的芯片裸片之間的信號是通過TSV連接，形成了更加緊湊的多芯片堆疊封裝芯片(圖7b)。
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科普：芯片中的“層”，“層層”全解析
這樣的芯片裸片封裝起來就是早期傳統(tǒng)的平面芯片(2D芯片)。
二、平面結(jié)構(gòu)器件 vs 側(cè)向結(jié)構(gòu)器件
電路層中，早期電路元器件的結(jié)構(gòu)是平面擺放的，稱為平面(Planar)結(jié)構(gòu)器件。為了提高芯片集成度，電路元器件特別是晶體管尺寸一直在按照摩爾定律縮小，當(dāng)器件尺寸縮小到不能再縮小的時候，業(yè)界發(fā)明了把電路元器件豎起來的結(jié)構(gòu)形式，以縮小芯片面積。有人把這種豎起來的器件稱為三維 (3D)、立體的結(jié)構(gòu)器件。筆者覺得將其稱為側(cè)向(Sideways)結(jié)構(gòu)器件更為準(zhǔn)確。因?yàn)槿缯撈矫娼Y(jié)構(gòu)器件還是側(cè)向結(jié)構(gòu)器件，雖然從材料介質(zhì)層角度看都是立體的，但是從元器件整體來看，它們平面分布在硅晶圓上，只是一層電路元器件，并沒有立體的概念。
圖5.平面和側(cè)向的晶體管結(jié)構(gòu)
圖6.平面和側(cè)向的閃存單元結(jié)構(gòu)
早期的芯片制造工藝比較傳統(tǒng)，在硅晶圓上只能制造一個電路層。以圖5所示的晶體管和圖6所示的閃存單元舉例，電路元器件的結(jié)構(gòu)不管是平面的(圖5a、圖6a)，或者是側(cè)向的(圖5b、圖6b)，元器件上面不再有元器件的堆疊。經(jīng)過電路層制造、劃片、封裝和測試，就完成了芯片制造的全過程。這種單個電路層的芯片就是早期傳統(tǒng)的平面芯片(2D芯片)。
三、多層芯片堆疊封裝，形成偽3D芯片
隨著芯片封裝工藝進(jìn)步，為了縮小芯片尺寸，業(yè)界發(fā)明了多層芯片堆疊封裝技術(shù)。開始時，堆疊封裝是把多個芯片裸片堆疊放置在一起，把芯片之間的信號通過邦定(bonding)技術(shù)連結(jié)，組成內(nèi)部的完整系統(tǒng)，再把外部信號通過封裝引腳外連，最后封裝成為一個完整芯片(圖7a)。
展開 科普：芯片中的“層”，“層層”全解析
開始時，堆疊封裝是把多個芯片裸片堆疊放置在一起，把芯片之間的信號通過邦定(bonding)技術(shù)連結(jié)，組成內(nèi)部的完整系統(tǒng)，再把外部信號通過封裝引腳外連，最后封裝成為一個完整芯片(圖7a)。后來，業(yè)界發(fā)明了硅通孔(TSV)技術(shù)，堆疊的芯片裸片之間的信號是通過TSV連接，形成了更加緊湊的多芯片堆疊封裝芯片(圖7b)。
圖7.多芯片堆疊封裝示意圖(來源：Jin-Fu Li,EE,NCU)
這種芯片內(nèi)部有多個電路層，它們可以稱為立體芯片，或者稱為3D芯片。但是，這種3D芯片是在封裝階段通過多層芯片裸片堆疊形成的，從芯片制造角度看，這種3D芯片只能看作是偽3D芯片。
四、多層電路層堆疊制造，形成真3D芯片
目前，芯片制造工藝已發(fā)展到爐火純青的地步。為了節(jié)省硅片面積，在下面的電路層制作完成之后，可以繼續(xù)在其上制做另一層電路層，形成兩個、甚至多個電路層在硅晶圓上的堆疊，在芯片制造階段就完成了3D芯片的制造。這樣就實(shí)現(xiàn)了真正意義上的立體芯片，也簡稱3D芯片。
這種技術(shù)目前主要用在3DNAND閃存等很規(guī)則的芯片制造領(lǐng)域。存儲單元(Memory Cell)采用側(cè)向結(jié)構(gòu)。一般地，閃存芯片如果號稱是N層的NAND閃存，就至少有N個電路層。目前，三星的3D V-NAND存儲單元的層數(shù)已由2009年的2層逐漸提升至24層、64層，再到2018年的96層[2]，2019年8月完成128層V-NAND閃存的開發(fā)，并實(shí)現(xiàn)量產(chǎn)。三星計劃2021年下半年則會量產(chǎn)第7代V-NAND閃存,堆疊層數(shù)提升到176層。
展開 系統(tǒng)級封裝可靠性的研究現(xiàn)狀及存在問題
相同的濕熱環(huán)境下，雙芯片 SiP 封裝可靠性受頂層芯片的影響更顯著。該課題組還通過有限元軟件 Abaqus 對雙芯片 SiP 封裝整體在溫度循環(huán)條件下進(jìn)行了應(yīng)力應(yīng)變分析，發(fā)現(xiàn)底層芯片、粘結(jié)層與塑封體相互接觸的 4個邊角承受最大的應(yīng)力應(yīng)變。在熱載荷作用下，芯片越薄，SiP 封裝體所承受的熱應(yīng)力越大; 黏結(jié)層越薄，SiP 封裝體所承受的熱應(yīng)力越小。當(dāng)芯片厚度小于200 μm 時，熱應(yīng)力會明顯增加，同時，SiP 封裝體的熱應(yīng)力受塑封體材料屬性影響明顯。
1. 2 機(jī)械應(yīng)力
隨著 SiP 在各行各業(yè)中的應(yīng)用越來越廣，芯片或器件的堆疊帶來的機(jī)械方面的可靠性挑戰(zhàn)也逐漸成為人們非常關(guān)心的一個問題。SiP 在機(jī)械應(yīng)力方面的可靠性主要涉及堆疊封裝的厚度和尺寸、熱失配、焊點(diǎn)可靠性和包封體的硬度等。
當(dāng) SiP 產(chǎn)品中堆疊的薄芯片通過引線鍵合實(shí)現(xiàn)互連時，由于鍵合過程會對芯片引入很大的應(yīng)力，內(nèi)部互連時需要對鍵合絲的跨度尺寸特別關(guān)注。當(dāng)堆疊芯片厚度在 75 μm 左右，很少進(jìn)行引線鍵合，以避免芯片碎裂; 當(dāng)堆疊芯片厚度增加到 150 μm 或更大時，鍵合絲的跨度可達(dá) 2 mm。目前，通過 TSV、微凸點(diǎn)技術(shù)等先進(jìn)堆疊工藝的應(yīng)用，國內(nèi)堆疊封裝實(shí)現(xiàn)的堆疊芯片數(shù)量已經(jīng)達(dá)到 128 層。
由于硅基芯片存在壓阻效應(yīng)，SiP 封裝引入的機(jī)械應(yīng)力會影響產(chǎn)品的性能。由于硅晶圓、襯底、模塑化合物和粘接材料之間存在熱失配，SiP 在使用過程存在熱 － 機(jī)械應(yīng)力。因此選擇合適的封裝材料以及采用合理的工藝流程，有利于減少熱 － 機(jī)械應(yīng)力。仿真技術(shù)的引入，可對新設(shè)計的 SiP 產(chǎn)品的熱失配應(yīng)力進(jìn)行模擬，有利于減少產(chǎn)品的熱 － 機(jī)械應(yīng)力。
SiP 產(chǎn)品有復(fù)雜的互連系統(tǒng)，焊點(diǎn)的可靠性關(guān)系到異質(zhì)材料間電氣與機(jī)械連接的可靠性，在很大程度上決定了產(chǎn)品的質(zhì)量。
展開 “先進(jìn)封裝”一文打盡
Wide-IO通過將Memory芯片堆疊在Logic芯片上來實(shí)現(xiàn)，Memory芯片通過3D TSV和Logic芯片及基板相連接，如下圖所示。
Wide-IO具備TSV架構(gòu)的垂直堆疊封裝優(yōu)勢，有助打造兼具速度、容量與功率特性的移動存儲器，滿足智慧型手機(jī)、平板電腦、掌上型游戲機(jī)等行動裝置的需求，其主要目標(biāo)市場是要求低功耗的移動設(shè)備。
9．Foveros
除了前面介紹過的EMIB先進(jìn)封裝之外，Intel還推出了Foveros有源板載技術(shù)。在Intel的技術(shù)介紹中，F(xiàn)overos被稱作3D Face to Face Chip Stack for heterogeneous integration，三維面對面異構(gòu)集成芯片堆疊。
EMIB與Foveros的區(qū)別在于前者是2D封裝技術(shù)，而后者則是3D堆疊封裝技術(shù)，與2D的EMIB封裝方式相比，F(xiàn)overos更適用于小尺寸產(chǎn)品或?qū)?nèi)存帶寬要求更高的產(chǎn)品。其實(shí)EMIB和Foveros在芯片性能、功能方面的差異不大，都是將不同規(guī)格、不同功能的芯片集成在一起來發(fā)揮不同的作用。不過在體積、功耗等方面，F(xiàn)overos 3D堆疊的優(yōu)勢就顯現(xiàn)了出來。Foveros每比特傳輸?shù)臄?shù)據(jù)的功率非常低，F(xiàn)overos技術(shù)要處理的是Bump間距減小、密度增大以及芯片堆疊技術(shù)。
下圖所示是 Foveros 3D封裝技術(shù)示意圖。
首款Foveros 3D堆疊設(shè)計的主板芯片LakeField，它集成了10nm Ice Lake處理器以及22nm核心，具備完整的PC功能，但體積只有幾枚美分大小。
雖說Foveros是更為先進(jìn)的3D封裝技術(shù)，但它與EMIB之間并非取代關(guān)系，英特爾在后續(xù)的制造中會將二者結(jié)合起來使用。
展開 一文看懂13種“先進(jìn)封裝”技術(shù)！
Wide-IO通過將Memory芯片堆疊在Logic芯片上來實(shí)現(xiàn)，Memory芯片通過3D TSV和Logic芯片及基板相連接，如下圖所示。
Wide-IO具備TSV架構(gòu)的垂直堆疊封裝優(yōu)勢，有助打造兼具速度、容量與功率特性的移動存儲器，滿足智慧型手機(jī)、平板電腦、掌上型游戲機(jī)等行動裝置的需求，其主要目標(biāo)市場是要求低功耗的移動設(shè)備。
9．Foveros
除了前面介紹過的EMIB先進(jìn)封裝之外，Intel還推出了Foveros有源板載技術(shù)。在Intel的技術(shù)介紹中，F(xiàn)overos被稱作3D Face to Face Chip Stack for heterogeneous integration，三維面對面異構(gòu)集成芯片堆疊。
EMIB與Foveros的區(qū)別在于前者是2D封裝技術(shù)，而后者則是3D堆疊封裝技術(shù)，與2D的EMIB封裝方式相比，F(xiàn)overos更適用于小尺寸產(chǎn)品或?qū)?nèi)存帶寬要求更高的產(chǎn)品。其實(shí)EMIB和Foveros在芯片性能、功能方面的差異不大，都是將不同規(guī)格、不同功能的芯片集成在一起來發(fā)揮不同的作用。不過在體積、功耗等方面，F(xiàn)overos 3D堆疊的優(yōu)勢就顯現(xiàn)了出來。Foveros每比特傳輸?shù)臄?shù)據(jù)的功率非常低，F(xiàn)overos技術(shù)要處理的是Bump間距減小、密度增大以及芯片堆疊技術(shù)。
下圖所示是 Foveros 3D封裝技術(shù)示意圖。
首款Foveros 3D堆疊設(shè)計的主板芯片LakeField，它集成了10nm Ice Lake處理器以及22nm核心，具備完整的PC功能，但體積只有幾枚美分大小。
雖說Foveros是更為先進(jìn)的3D封裝技術(shù)，但它與EMIB之間并非取代關(guān)系，英特爾在后續(xù)的制造中會將二者結(jié)合起來使用。
展開 晶圓廠持續(xù)加碼，先進(jìn)封裝競爭白熱化
值得一提的是，繼臺積電SoIC等新概念封裝技術(shù)發(fā)布不久，英特爾也發(fā)表新款3D封裝的「Foveros」技術(shù)，同樣看重集成邏輯IC與存儲器的半導(dǎo)體異質(zhì)集成大勢，應(yīng)用領(lǐng)域鎖定高效能邏輯芯片、CPU、GPU、AI處理器等。
在半導(dǎo)體制程微縮逐漸逼近物理極限下，舉凡臺積電的SoIC、英特爾的Foveros，其實(shí)概念上都偏向了SiP，重點(diǎn)為把不同制程的芯片異質(zhì)集成，英特爾強(qiáng)調(diào)將把各類存儲器、IP模塊、I/O元件集成，產(chǎn)品可分解成更小的「chiplet」。
其中I/O，SRAM和電源傳輸電路可以建入底層芯片(base die)當(dāng)中，高效能邏輯芯片則堆疊于其上。英特爾預(yù)計將自2019年下半開始使用Foveros推出一系列產(chǎn)品，首款Foveros產(chǎn)品將結(jié)合高效能10納米運(yùn)算堆疊小芯片和低功耗22FFL底層芯片，力求輕薄短小、高效能、低功耗。
臺積電、三星封裝技術(shù)比較
FOPLP韓廠、力成搶進(jìn) 日月光投控靜觀其變
相較于成本偏高的晶圓級扇出封裝，業(yè)界也在思考扇出型封裝能否有更具成本效益的制程。盡管封測業(yè)者日月光投控、力成都高喊FOPLP商機(jī)，然目前看來，三星集團(tuán)旗下三星電機(jī)(Semco)仍是最敢投資FOPLP技術(shù)的業(yè)者，且三星電機(jī)已量產(chǎn)可與InFO、CoWoS封裝分庭抗禮的FOPLP-PoP與I-Cube 2.5D先進(jìn)封裝技術(shù)。
三星電機(jī)FOPLP最初用來生產(chǎn)電源管理芯片(PM-IC)，但2018年已開始導(dǎo)入量產(chǎn)穿戴式裝置的AP芯片，供應(yīng)自家穿戴式裝置新品Galaxy Watch使用，預(yù)計2019年全面跨入異質(zhì)集成、晶圓堆疊的3D SiP系統(tǒng)級封裝。
展開 一文看懂封裝基板
基于上述優(yōu)點(diǎn)，晶元級CSP封裝有望成為未來的CSP封裝的主流方式。
先進(jìn)封裝
堆疊封裝：
堆疊封裝分類：
堆疊封裝技術(shù)是一種對兩個以上芯片（片芯、籽芯）、封裝器件或電路卡進(jìn)行機(jī)械和電氣組裝的方法，在有限的空間內(nèi)成倍提高存儲器容量，或?qū)崿F(xiàn)電子設(shè)計功能，解決空間、互連受限問題。
堆疊封裝分為定制堆疊和標(biāo)準(zhǔn)商業(yè)堆疊兩大類型：前者是通過芯片層次工藝高密度化，其設(shè)計和制造成本相對較高；后者采用板卡堆疊、柔性電路連接器聯(lián)接、封裝后堆疊、芯片堆疊式封裝等方式，其成本比采用單芯片封裝器件的存儲器模塊高平均15%～20%。應(yīng)該看到，芯片堆疊式封裝的成本效率最高，在一個封裝體內(nèi)有2～5層芯片堆疊，從而能在封裝面積不變的前提下，有效利用立體空間提高存儲容量，主要用于DRAM、閃存和SRAM。另外，通過堆疊TSOP可分別節(jié)約50%或77%的板級面積。
堆疊封裝的特點(diǎn)：
芯片堆疊封裝主要強(qiáng)調(diào)用于堆疊的基本“元素”是晶圓切片。
多芯片封裝、堆疊芯片尺寸封裝、超薄堆疊芯片尺寸封裝等均屬于芯片堆疊封裝的范疇。芯片堆疊封裝技術(shù)優(yōu)勢在于采用減薄后的晶圓切片可使封裝的高度更低。
堆疊封裝有兩種不同的表現(xiàn)形式，即PoP堆疊(Package on Package，PoP)和PiP堆疊（Package in Package Stacking，PiP）。
展開 
熱仿真在芯片研發(fā)中的作用及熱阻講解—為什么任正非說芯片熱分析是尖端技術(shù)？
高度集成的封裝及電路控制可以幫助人類完成各種各樣的工作。
高度集成化的芯片封裝
為滿足智能化、微型化的需求，芯片被最大程度地封裝集成，多個芯片(chip）或并列封裝于一個Package中，形成SIP(System In a Package)系統(tǒng)級封裝，或進(jìn)行Stacked堆疊封裝,形成堆棧裸片封裝。
SIP系統(tǒng)級封裝
Stacked Die堆棧封裝示意圖
眾所周知，當(dāng)電流流經(jīng)導(dǎo)體時，必然會生成焦耳熱，熱量的不平均勢必引起導(dǎo)體的熱變形等不良現(xiàn)象，那么對于高度集成的芯片封裝，在其工作時，芯片內(nèi)部的熱耗勢必急劇增大，進(jìn)而導(dǎo)致芯片內(nèi)部溫度升高，因此在芯片封裝的研發(fā)過程中，芯片封裝的過熱問題必須得到良好的控制。
焦耳熱引起的導(dǎo)體溫升及熱變形
某芯片內(nèi)部的電流云圖、某芯片的溫度云圖分布
正如華為總裁任正非2018年接受記者采訪時講到“我們把芯片疊起來，但最大的問題是要把兩個芯片中間的熱量散出來，這也是尖端技術(shù)，所以說，熱學(xué)將是電子工業(yè)中最尖端的科學(xué)，這方面我們的研究也是領(lǐng)先的，就是太抽象了”，那么在芯片封裝的研發(fā)過程中，工程師可以使用ANSYS Icepak對芯片封裝內(nèi)部的熱流場進(jìn)行CAE仿真計算，也可以和ANSYS其他模塊一起，進(jìn)行芯片封裝的多物理場耦合模擬計算，以便調(diào)控?zé)崃鱾鬟f路徑，更好地降低芯片Die的溫度，提高其熱可靠性。下圖為某芯片內(nèi)部的熱流密度及溫度云圖，可以看出，芯片內(nèi)部的溫度極其不均勻。
ANSYS Icepak作為一款優(yōu)異的電子熱仿真軟件，可以對芯片封裝的各個尺度進(jìn)行熱流仿真計算，小到芯片內(nèi)部0.25μm的溝道，大到cm厘米級別的封裝、芯片，都可以對其進(jìn)行有效精確的熱流仿真計算。
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LPDDR3同LPDDR2一樣，支持PoP堆疊封裝和獨(dú)立封裝，滿足不同類型移動設(shè)備的需要，而且引入了全新的技術(shù)，如確保內(nèi)存運(yùn)行于業(yè)內(nèi)最快輸 入總線速度的同時，維持?jǐn)?shù)據(jù)輸入設(shè)定、指令與地址輸入時序均滿足需求的Write-Leveling and CA Training(寫入均衡與指令地址調(diào)馴)，相較于LPDDR2進(jìn)步較大。
LPDDR4是全新的技術(shù)，在性能和集成度上較LPDDR3提高了一倍。也是得益于此，LPDDR4的運(yùn)行電壓降為1.1V，因此在功能和處理速度提高的同時，反而可以帶來40%的節(jié)電量，使電源處于最優(yōu)狀態(tài)，更加適用于大屏幕移動設(shè)備。
3、eMMC 5.0和UFS 2.0
說完RAM標(biāo)準(zhǔn)，我們來談?wù)凴OM標(biāo)準(zhǔn)。目前市面上主流的ROM標(biāo)準(zhǔn)有兩種——eMMC 5.0和UFS 2.0。前者有更成熟的生產(chǎn)工藝，后者有更強(qiáng)大的性能。
eMMC的全稱為“embedded Multi Media Card”，是由MMC協(xié)會所訂立的、主要是針對手機(jī)或平板電腦等產(chǎn)品的內(nèi)嵌式存儲器標(biāo)準(zhǔn)規(guī)格。eMMC的一個明顯優(yōu)勢是在封裝中集成了一個控制器，它提供標(biāo)準(zhǔn)接口并管理閃存，eMMC利用的是它將主控制器、閃存顆粒整合到了一個小的BGA封裝內(nèi)。
2013年7月29日三星開始量產(chǎn)行業(yè)首款eMMC 5.0存儲產(chǎn)品，其讀取速度為400MB/s，但是因?yàn)槭褂玫氖?位并行界面，因此性能潛力已經(jīng)基本到達(dá)瓶頸，以最新的eMMC 5.1規(guī)范來說，其理論帶寬為600MB/s左右，性能的大提升基本是不可能的了。
與eMMC不同，UFS 2.0的閃存規(guī)格則采用了新的標(biāo)準(zhǔn)，它使用的是串行界面，很像PATA、SATA的轉(zhuǎn)換，并且它支持全雙工運(yùn)行，可同時讀寫操作，還支持指令隊(duì)列。相比之下，eMMC是半雙工，讀寫必須分開執(zhí)行，指令也是打包的，在速度上就已經(jīng)是略遜一籌了。
展開 3D封裝香了，解決設(shè)計痛點(diǎn)需要強(qiáng)大利器
這導(dǎo)致Die（裸片）尺寸越來越大，因此要從另一維度——2.5D/3D封裝開發(fā)。
所以為了讓摩爾定律繼續(xù)往下走，需要從2個不同的維度出發(fā)。
① More Moore，即深度摩爾，從材料、結(jié)構(gòu)和工藝并舉，以前是鋁介質(zhì)，后面是銅，再后面是high-k，之后是FinFET，再往下到了3nm，還有新的工藝GA（環(huán)繞型），2nm……。
但是僅靠這個維度是不足以支撐摩爾定律繼續(xù)往下走的，因?yàn)榭床坏斤@著的成本降低。所以還需要另外一個維度——More than Moore（后摩爾時代）。
② More than Moore是從系統(tǒng)角度出發(fā)，走堆疊技術(shù)，使得在單位面積上密度會增加。
堆疊封裝的演進(jìn)
從1980年就出現(xiàn)了由多個芯片堆疊的系統(tǒng)級封裝(SiP)/MCM，此后封裝技術(shù)一直在演進(jìn)。從Cadence的封裝發(fā)展史可見，Cadence在2004年做出了RF模塊，2010年開始研發(fā)2.5D-IC技術(shù)，2012年出現(xiàn)了嵌入式橋接，現(xiàn)在用得最多的是FOWLP，還有Bumpless 3D集成，以及最近和很先進(jìn)的用戶做Co-packaged光——把光和硅堆疊起來。
封裝的焊球起初是很大的，在1mm2的間距里間隔小于1個，所以導(dǎo)致這個芯片的bandwidth（帶寬）不會太大，通過焊球的速度也不會很快。
后來，封裝和芯片之間有新的C4 Bump，間距就會小很多，在1mm2下可能有16個焊球，所以容量會變得更大。
2.5D技術(shù)又往前進(jìn)了一大步：2.5D下面就是中間層，中間層和芯片之間通過Micro Bump連接，之間的間距會更小，變成50μm左右。
展開 美國押注3D封裝，為芯片未來做準(zhǔn)備
Yole：3D堆疊IC的前景可期
產(chǎn)業(yè)研究機(jī)構(gòu)Yole Développement(Yole)的最新研究指出，在AI、資料中心和HPC發(fā)展的推動下，F(xiàn)CBGA封裝的營收預(yù)期將從2020年的100億美元成長至2025年的120億美元。FCBGA封裝未來五年的產(chǎn)業(yè)規(guī)模年平均復(fù)合成長率(CAGR)達(dá)3%。截至2025年，F(xiàn)CBGA營收預(yù)期將超過100億美元。晶圓需求主要來自3D堆疊元件，與2020年相較，晶圓總體成長為CAGA 8.5%。
其中包含F(xiàn)CBGA、扇出型、WLCSP和3D堆疊封裝，3D堆疊IC的目標(biāo)是在未來五年中以24.8％的CAGR成長，其中HBM占48%、3D占27%，而3D NAND占82%。臺積電仍保持領(lǐng)先地位，其2019年占扇出型封裝市場69%市占率。WLCSP封裝在智慧手機(jī)相關(guān)應(yīng)用中已經(jīng)成為不可或缺的一環(huán)。另外，日月光半導(dǎo)體、江蘇長電科技、安靠科技和矽品是WLCSP晶圓市場的領(lǐng)導(dǎo)廠商。
中介層、EMIB、Foveros、die對die的堆疊、ODI、AIB和TSV。所有這些單詞和首字母縮寫詞都具有一個重要的功能，它們都涉及硅的兩個位之間如何物理連接。簡單來說，可以通過印刷電路板連接兩個芯片。這種方案很便宜，但沒有太大的帶寬。在這個簡單的實(shí)現(xiàn)之上，還有多種方法可以將多個小芯片連接在一起，而臺積電擁有許多這樣的技術(shù)。為了統(tǒng)一其2.5D和3D封裝變體的所有不同名稱，TSMC在早前的技術(shù)大會上推出了其新的首要品牌：3DFabric。
3DFabric作為一個 品 牌 具 有一定的意義，可以將臺積電提供的數(shù)十種封裝技術(shù)結(jié)合在一起。
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