近日一篇《華為又一項(xiàng)芯片堆疊封裝專利曝光》的文章刷屏芯片封裝工程師的朋友圈。它是一個(gè)避免使用TSV的3D封裝設(shè)計(jì)，吸引了我的芯片封裝設(shè)計(jì)精品課學(xué)習(xí)型仿真工程師的好奇和關(guān)注。眾所周知，TSV的制作工藝復(fù)雜，可靠性差，尤其是TSV first和TSV middle都需要在fab廠做，甚至?xí)绊懶酒骷煽啃裕裉煳覀兙蛠砹牧男酒询B封裝那些事。

華為芯片堆疊封裝

華為的這個(gè)專利內(nèi)容如下圖所示，自左向右一步一步開展。首先是下芯片部分。將各個(gè)芯片做好RDL和bump或者UBM(Under Bump Metal)，然后face to face焊接一起。但是要注意芯片之間要錯(cuò)開，芯片需要溝通的部分焊接在一起，而其他有源部分要露出來，方便下一步操作。各芯片連接之后，通過molding將這些芯片都封在一起，然后在EMC(Epoxy Molding Compound)上做過孔，這可比TSV(Through Silicon Via)容易多了。然后在EMC兩面都可以再次RDL，然后上面做UBM和bump。最后可以將其焊接到基板上，然后最上面的芯片也焊接到這個(gè)裝配體上，這就完成了3D封裝裝配。

3D封裝是在后摩爾時(shí)代為了讓芯片集成度更高，在同一種制程下，3D封裝可以保證相同面積下芯片有更強(qiáng)計(jì)算能力與傳輸能力。但是3D封裝面臨一系列如SI(Signal Integrity)、PI(Power Integrity)、Thermal，Mechanical等問題。

要解決的是不同功能芯片之間信號(hào)傳遞功能，要求信號(hào)路徑盡可能小來保證SI要求。其次要保證芯片供電，對(duì)于在“樓上”的芯片來說，電源距離增大代表寄生增加，會(huì)增加電阻（靜態(tài)電阻）以及增加阻抗（動(dòng)態(tài)阻抗），導(dǎo)致電壓無法滿足要求。再其次，3D封裝面臨散熱問題，樓下的芯片由于無法直接與殼接觸，導(dǎo)熱路徑要繞遠(yuǎn)經(jīng)過樓上的die（硅導(dǎo)熱稍微好些），或者直接通過EMC（導(dǎo)熱極差）到殼上。

最后就是力學(xué)問題，由于芯片一層層疊起來，由于多層材料CTE(Coefficient of Thermal Expansion)不匹配，而且底層芯片的厚度往往比較低（TSV對(duì)底層芯片厚度有要求），會(huì)有應(yīng)力影響bump可靠性性能，甚至硅片crack的情況。

華為芯片堆疊封裝專利簡(jiǎn)析

在華為這篇專利里，巧妙的利用molding可以添加過孔的特點(diǎn)，樓上芯片的SI和PI問題可以通過設(shè)計(jì)解決。不過樓下的face up的芯片，由于沒有過孔，需要類似wirebond的封裝，信號(hào)需要在face面平移一段，這就會(huì)導(dǎo)致信號(hào)或者電源的極大衰減。

另外樓下芯片的散熱問題依然嚴(yán)重，可能需要通過增加過孔，利用過孔的銅材料散熱。然后最后就是力學(xué)問題，由于帶有過孔的molding層內(nèi)有兩層芯片，EMC材料和die材料CTE嚴(yán)重不匹配，難免會(huì)有鍵合的邊角處大的應(yīng)力。總的說來，這篇專利繞過TSV實(shí)現(xiàn)3D封裝，是很好的設(shè)計(jì)方案，不過對(duì)設(shè)計(jì)有許多要求。

以上的種種要求，都需要仿真去校核與驗(yàn)證。比如SI和PI問題，是需要用電磁分析軟件來輔助設(shè)計(jì)（比如高速信號(hào)用HFSS，PI問題用SIwave），才能保證信號(hào)損耗以及阻抗匹配，保證電源的阻抗在需求范圍內(nèi)。散熱也有熱設(shè)計(jì)軟件（比如ICEPAK），通過計(jì)算導(dǎo)熱熱阻等，獲得芯片結(jié)溫，確保芯片不會(huì)過熱。而力學(xué)可以用ANSYS的mechanical模塊，可以通過模擬實(shí)際封裝工藝流程，確保bump壽命。

華為專利的仿真校核和驗(yàn)證

針對(duì)華為專利內(nèi)容，下面做了一系列仿真來對(duì)此等結(jié)構(gòu)進(jìn)行校核。首先最重要的是bump壽命以及warpage，畢竟可靠性不達(dá)標(biāo)性能再好也沒有用。本次仿真只如上圖疊兩個(gè)die，在ANSYS Mechanical里面建模。

模型大體分三層，樓上，樓下和基板。其中黃色和橘色是硅片，他們之間是bump和underfill，四周由molding材料填充。基板尺寸20mmx20mm，做成對(duì)稱模型，中間是對(duì)稱面。Underfill的curing溫度是165C，因此計(jì)算從165C→25C的力學(xué)變化。求解獲得warpage如下，

bump的塑性應(yīng)變能密度的值如下所示，在樓上和樓下之間的bump應(yīng)變能密度和基板之間的C4 bump比大很多，是易失效的位置，還可以看出在最角落的bump是最容易失效的。另外通過一些公式換算可以通過應(yīng)變能密度獲得其在高低溫循環(huán)下的壽命。當(dāng)然，如果只是判斷選型，簡(jiǎn)單對(duì)比應(yīng)變能密度大小即可。

然后就是性能指標(biāo)。之前說這個(gè)結(jié)構(gòu)樓下由于要用wirebond供電以及走信號(hào)，肯定不如樓上芯片性能，此處可以用ANSYS HFSS做個(gè)驗(yàn)證。如下圖所示是樓下和substrate之間電連接，因?yàn)閣ire之間的間距只有100um，阻抗不是很低，實(shí)際很難控制到如此說。不過這樣走線阻抗也有110ohm以上。

如果是在molding中打孔，因?yàn)閜itch和孔直徑可以更靈活可控，阻抗也可以做的很好，模型以及TDR見下圖。因此樓上芯片適合做高速的信號(hào)。

除了SI的問題，PI的問題也很重要。PI最基礎(chǔ)的評(píng)估是IR drop，也就是靜態(tài)電流產(chǎn)生的壓降。如果壓降太大，芯片可能供電不夠。如下圖所示是用Q3D計(jì)算的IR drop，不夠此處施加是1A電流產(chǎn)生的0.1907V壓降，意味著這一根wire是0.1907ohm電阻。

下圖是在molding中的通孔帶來的壓降，是0.1468V。因?yàn)殚L(zhǎng)度小以及直徑粗，是比wire小一些的。不過實(shí)際molding中的孔是可以繼續(xù)加粗的，而且wirebond只能圍芯片一圈，而這種通孔是可以在芯片整個(gè)面上增加，因此IR drop要比wire小很多。

最后就是評(píng)估熱了。熱的模型在ICEPAK中建模，不過是集成到AEDT中的ICEPAK。結(jié)構(gòu)是從上面mechanical中鏡像之后導(dǎo)入的。芯片上面貼一個(gè)散熱器，下面是一個(gè)200mmx100mm的PCB。假設(shè)只有芯片的上層和下層發(fā)熱，各自20W，散熱器上面流過平均3m/s的風(fēng)。

下圖是截面溫度，可以看出樓下的芯片溫度很高，80C，而樓上的芯片溫度只有50C。只是因?yàn)樯蠈有酒臏囟戎苯佑缮崞鲗?dǎo)走，而下層的芯片需要經(jīng)過molding，而molding的導(dǎo)熱很差。

作者：蕭顯君 仿真 秀年度優(yōu)秀講師