3D堆疊封裝的案例
堆疊封裝的三種主要類型
在相同技術下，除了提高存儲密度、水平方向增加芯片數(shù)量以外，一種多層存儲（3D堆疊）技術被大量優(yōu)化采用。
堆疊封裝可以在更小的空間內(nèi)提供更多的功能。堆疊封裝可以開發(fā)具有不同功能的多芯片封裝，或者將多個存儲芯片放在一個容量增加的封裝中。
堆疊封裝根據(jù)不同的開發(fā)技術分為三種類型：
PiP（Package In Package）
封裝引線鍵合（Wire Bonding）封裝
硅穿孔（TSV）封裝；
一、堆疊封裝工藝優(yōu)點
封裝體的尺寸小，質(zhì)量輕；頂層封裝模塊和底層封裝模塊的電子元件可以在組裝前進行測試并替換，使得瑕疵率大大降低、良品比率升高，成本也大度下降；在采取垂直互連的方式對上層和下層進行連接，大大的減小了引線長度，減少了寄生電容、寄生電感，電源損耗減小，信號的傳輸速度更快;模塊中的存儲芯片和邏輯芯片可以由不同的商家提供，使產(chǎn)品的生產(chǎn)時間縮短，效率提高。
1、PiP（Package In Package）封裝
一般稱堆疊封裝又稱封裝內(nèi)的封裝，還稱器件內(nèi)置器件，是在同一個封裝腔體內(nèi)堆疊多個芯片形成3D 封裝的一種技術方案。封裝內(nèi)芯片通過金線鍵合堆疊到基板上，同樣的堆疊，通過金線再將兩個堆疊之間的基板鍵合，然后整個封裝成一個元件便是PiP（器件內(nèi)置器件）。
PiP技術整合了PCB基板組裝及半導體封裝制作流程，可以將小型存儲卡所需要的零部件（控制器、閃存集成電路、基礎材質(zhì)、無源計算組件）直接封裝，制成功能完整的Flash存儲卡產(chǎn)品。PiP一體化封裝技術具有下列技術優(yōu)勢：超大容量、高讀寫速度、堅固耐用、強防水、防靜電、耐高溫等，因此常運用于SD卡、XD卡、MM卡等系列數(shù)碼存儲卡上。
展開 華為芯片堆疊封裝技術來了
（蘋果發(fā)布會截圖）
據(jù)了解，堆疊技術也可以叫做3D堆疊技術，是利用堆疊技術或通過互連和其他微加工技術在芯片或結構的Z軸方向上形成三維集成，信號連接以及晶圓級，芯片級和硅蓋封裝具有不同的功能，針對包裝和可靠性技術的三維堆疊處理技術。
該技術用于微系統(tǒng)集成，是在片上系統(tǒng)（SOC）和多芯片模塊（MCM）之后開發(fā)的先進的系統(tǒng)級封裝制造技術。 在傳統(tǒng)的SiP封裝系統(tǒng)中，任何芯片堆棧都可以稱為3D，因為在Z軸上功能和信號都有擴展，無論堆棧位于IC內(nèi)部還是外部。
目前，3D芯片技術的類別包括：基于芯片堆疊的3D技術，基于有源TSV的3D技術，基于無源TSV的3D技術，以及基于芯片制造的3D技術。
筆者注意到，去年華為就曾被曝出“雙芯疊加”專利，這種方式可以讓14nm芯片經(jīng)過優(yōu)化后比肩7nm性能。但當時曝光的這種通過堆疊的方式與蘋果的“Ultra Fusion”架構還是有所不同。
也許有很多人理解雙芯片堆疊是指將兩顆獨立芯片進行物理堆疊的方式去實現(xiàn)性能突破，其實這是非常嚴重的錯誤，如果單單依靠物理堆疊，那么會有非常多的弊端無法解決，例如兼容性，穩(wěn)定性，發(fā)熱控制這些都是沒法通過物理堆疊來解決問題的，在設計思路上面就會走上歧路，得不償失也毫無意義。
雙芯疊加層級運用于設計和生產(chǎn)初期，也就是說在設計過程中將原來的一顆芯片設計成雙層芯片然后利用自己獨特的技術，來將這兩層芯片封裝在一顆芯片中，通過同步信號方式與一些其他方法就可以激活雙層芯片共同發(fā)力，從而實現(xiàn)芯片性能突破。所以說一個物理層堆疊，一個設計之初就開始改變設計思路，這是完全不同的兩個方式。
因此，雖然同樣是指雙芯片組合成單個主芯片，但蘋果與華為可以說是兩種截然不同的方式。
展開 華為芯片堆疊封裝設計專利刷屏，請和我一起仿真計算和驗證
近日一篇《華為又一項芯片堆疊封裝專利曝光》的文章刷屏芯片封裝工程師的朋友圈。它是一個避免使用TSV的3D封裝設計，吸引了我的芯片封裝設計精品課學習型仿真工程師的好奇和關注。眾所周知，TSV的制作工藝復雜，可靠性差，尤其是TSV first和TSV middle都需要在fab廠做，甚至會影響芯片器件可靠性，今天我們就來聊聊芯片堆疊封裝那些事。
華為芯片堆疊封裝
華為的這個專利內(nèi)容如下圖所示，自左向右一步一步開展。首先是下芯片部分。將各個芯片做好RDL和bump或者UBM(Under Bump Metal)，然后face to face焊接一起。但是要注意芯片之間要錯開，芯片需要溝通的部分焊接在一起，而其他有源部分要露出來，方便下一步操作。各芯片連接之后，通過molding將這些芯片都封在一起，然后在EMC(Epoxy Molding Compound)上做過孔，這可比TSV(Through Silicon Via)容易多了。然后在EMC兩面都可以再次RDL，然后上面做UBM和bump。最后可以將其焊接到基板上，然后最上面的芯片也焊接到這個裝配體上，這就完成了3D封裝裝配。
3D封裝是在后摩爾時代為了讓芯片集成度更高，在同一種制程下，3D封裝可以保證相同面積下芯片有更強計算能力與傳輸能力。但是3D封裝面臨一系列如SI(Signal Integrity)、PI(Power Integrity)、Thermal，Mechanical等問題。
要解決的是不同功能芯片之間信號傳遞功能，要求信號路徑盡可能小來保證SI要求。其次要保證芯片供電，對于在“樓上”的芯片來說，電源距離增大代表寄生增加，會增加電阻（靜態(tài)電阻）以及增加阻抗（動態(tài)阻抗），導致電壓無法滿足要求。
展開 摩爾定律如何繼續(xù)延續(xù)：3D堆疊技術或許是答案
所謂的3D堆疊技術其實很好理解，就是在原本的封裝體里面，封裝進兩個以上不同功能的芯片，一般都是在不改變原本的封裝體積大小，而在垂直方向進行的芯片疊放，這種技術所帶來的特點就是改變了原有的在單位面積上不斷增加晶體管的方式，而是在垂直方向上進行芯片疊放，自然也會實現(xiàn)芯片的功能多樣化。
3D芯片堆疊結構示意圖
總體上看，3D堆疊技術在集成度、性能、功耗等方面更具優(yōu)勢，同時設計自由度更高，開發(fā)時間更短，是各封裝技術中最具發(fā)展前景的一種。當前，隨著高效能運算、人工智能等應用興起，加上用于提供多個晶圓垂直通信的TSV技術愈來愈成熟，可以看到越來越多的CPU、GPU和存儲器開始采用3D堆疊技術。
在傳統(tǒng)的SiP封裝系統(tǒng)中，任何芯片堆棧都可以稱為3D，因為在Z軸上功能和信號都有擴展，無論堆棧位于IC內(nèi)部還是外部。目前，3D芯片技術的類別如下：
1
// 基于芯片堆疊的3D技術
3D IC的初始形式仍廣泛用于SiP領域。具有相同功能的裸芯片從下到上堆疊以形成3D堆疊，然后通過兩側的接合線進行連接，最后以系統(tǒng)級封裝（System-in-Package，SiP）的形式連接。堆疊方法可以是金字塔形，懸臂式，并排堆疊和其他方法。
展開 
Intel的3D堆疊能否為摩爾定律續(xù)命？
而傳統(tǒng)的3DIC技術則是將多塊芯片堆疊在一起，并使用TSV技術將不同的芯片做互聯(lián)。目前，3DIC主要用在內(nèi)存芯片之間的堆疊架構和傳感器的堆疊，而2.5D技術則已經(jīng)廣泛應用在多款高端芯片組中。另外3D和2.5D之間也不是完全對立，例如在HBM內(nèi)存中，多塊內(nèi)存之間使用3DIC集成，而內(nèi)存與主芯片之間則使用2.5D技術集成在一起。
Intel的3D堆疊技術：
More than Moore的新發(fā)展
Intel在高級封裝領域一直處于領先地位，之前的EMIB技術就有其獨到的優(yōu)勢，而這次Intel發(fā)布的Foveros架構則是3DIC方面一個長足的進步。
Foveros架構中，芯片3D堆疊在硅載片上，并通過硅載片做互聯(lián)。Foveros進步在于其硅載片從原來的無源硅載片變成了有源硅載片。在之前的典型2.5D封裝中，硅載片上只是做互聯(lián)線供芯片之間做互聯(lián)，因此是無源硅載片。而在Foveros架構中，硅載片是有源的，即硅載片上除了互聯(lián)線（無源）之外，還包含了有源電路 。如果說傳統(tǒng)的2.5D封裝中的硅載片只是一種載片，那么載Foveros中的有源硅載片實際上就是一塊真正的芯片了，而這次的計算和存儲芯片是堆疊在一塊真正的芯片上，因此可以說是名副其實的3DIC。相比2.5D封裝，使用Foveros的3D封裝大大提升了集成密度，同時芯片與有源硅載片之間的IO帶寬也有潛力能做更大，從而獲得更大的性能提升。
在2019年即將發(fā)布的Foveros芯片組中，Intel計劃將一塊使用10nm工藝的高性能計算芯片粒（P1274）堆疊在一塊使用22nm工藝的有源硅載片SoC（P1222）上。
展開 Moldex3D模流分析之如何在Studio手動堆疊網(wǎng)格
若有需要可使用 導引線(Guide Curve) 或 漸變(Biasing)，但本文之撒點皆不設置漸變(=None)及額外的導引線
-Region 2:
先使用 Tool工具欄 的 平面線建面(Planar Surface) 功能生成一曲面，再利用撒點、建立面上網(wǎng)格、合并建立側邊的表面網(wǎng)格，并使用 3D旋轉 (3D Rotate) 功能將表面網(wǎng)格復制到特征線交界處，如圖所示。
準備好表面網(wǎng)格后，使用 旋轉建立(Create by Revolve)、兩個面建立(Create by 2 Faces) 的功能建立 Region 2 的實體網(wǎng)格。
完成 Region 1 與 Region 2 的實體網(wǎng)格后，可透過 檢查接觸邊界(Check Contact Boundary) 來確定接觸面的網(wǎng)格是否有 交錯(intersection)，如下圖便檢測出 Region 1 與 2 間存在不匹配，這時則可用 對齊節(jié)點(Align Nodes) 的功能，將不同區(qū)塊的實體網(wǎng)格間節(jié)點對上。接著，將實體網(wǎng)格的屬性設為 塑件(Part)，并使用Tool工具欄的 鏡射(Mirror)，由 1/4 網(wǎng)格生成其他 3/4 再合并成一完整鏡片的實體網(wǎng)格，如下圖所示。
注: 合并實體網(wǎng)格要有定義網(wǎng)格屬性，若無定義則會跳出警告窗口提醒用戶。
?步驟3. 生成澆口網(wǎng)格
取出與進澆面接觸的表面元素(使用 Extract Mesh 與 Extract Element)，再使用 掃掠建立(Create by Sweep) 的功能 (兩個模式皆可)，沿著幾何邊生成澆口網(wǎng)格。
展開 極速光固化3D打印Figure 4技術：高密度縱向堆疊打印解析
隨著生產(chǎn)用3D打印光聚合物材料的進步和3D打印機整體工作流程生產(chǎn)力的提高，在3DSystems的Figure4系列3D打印機上更加高效地生產(chǎn)部件并挑戰(zhàn)傳統(tǒng)制造方法的機會已然來臨。
通過高密度部件堆疊可顯著提高構建效率 — 利用Figure4打印機的構建高度、高效嵌套和經(jīng)優(yōu)化的支撐結構，實現(xiàn)更高水平的批量打印和后處理。
高密度縱向堆疊打印相較于傳統(tǒng)制造方法的優(yōu)勢
3D打印通常能夠縮短周轉時間且無需使用昂貴的模具。因此，通過采用高密度縱向堆疊打印，增材制造可用作原型制造和中小規(guī)模生產(chǎn)的絕佳工具。堆疊打印的主要推動因素包括：
● 生產(chǎn)力和效率：通過利用全構建高度（350毫米）和堆疊打印部件，可以打印出更多部件。借助3DSystems的增材制造工作流程軟件3DSprint?，可以輕松生成堆疊，并支持最大化堆積密度、減少后處理和人工時間。
● 支撐件陣列生成：在3DSprint內(nèi)快速生成和復制整個堆疊的支撐件。開放、稀疏的支撐件網(wǎng)絡可最大限度提高批量制造過程中溶劑沖洗、空氣干燥和后固化過程的有效性。
● 夜間打印和生產(chǎn)節(jié)奏：對于不采用全天候生產(chǎn)時間的制造商來說，夜晚意味著大量的時間浪費，而這些時間本可以用來打印部件。通過降低打印頻率但提高產(chǎn)量，可以更高效地計劃打印，提高一天的吞吐量。如果構建時間太短，更換多臺打印機的構建模型會讓技術人員不堪重負。
● 兼容自動化：提高整個工作流程效率的另一個方法是采用自動化。由于所采用的精確接觸支柱式支撐結構允許快速拆除支撐結構，因此可以采用自動化方式清潔、干燥和固化堆疊部件，而無需人工參與。可采用多個清潔站來清潔部件。
展開 美國押注3D封裝，為芯片未來做準備
Yole：3D堆疊IC的前景可期
產(chǎn)業(yè)研究機構Yole Développement(Yole)的最新研究指出，在AI、資料中心和HPC發(fā)展的推動下，F(xiàn)CBGA封裝的營收預期將從2020年的100億美元成長至2025年的120億美元。FCBGA封裝未來五年的產(chǎn)業(yè)規(guī)模年平均復合成長率(CAGR)達3%。截至2025年，F(xiàn)CBGA營收預期將超過100億美元。晶圓需求主要來自3D堆疊元件，與2020年相較，晶圓總體成長為CAGA 8.5%。
其中包含F(xiàn)CBGA、扇出型、WLCSP和3D堆疊封裝，3D堆疊IC的目標是在未來五年中以24.8％的CAGR成長，其中HBM占48%、3D占27%，而3D NAND占82%。臺積電仍保持領先地位，其2019年占扇出型封裝市場69%市占率。WLCSP封裝在智慧手機相關應用中已經(jīng)成為不可或缺的一環(huán)。另外，日月光半導體、江蘇長電科技、安靠科技和矽品是WLCSP晶圓市場的領導廠商。
中介層、EMIB、Foveros、die對die的堆疊、ODI、AIB和TSV。所有這些單詞和首字母縮寫詞都具有一個重要的功能，它們都涉及硅的兩個位之間如何物理連接。簡單來說，可以通過印刷電路板連接兩個芯片。這種方案很便宜，但沒有太大的帶寬。在這個簡單的實現(xiàn)之上，還有多種方法可以將多個小芯片連接在一起，而臺積電擁有許多這樣的技術。為了統(tǒng)一其2.5D和3D封裝變體的所有不同名稱，TSMC在早前的技術大會上推出了其新的首要品牌：3DFabric。
3DFabric作為一個 品 牌 具 有一定的意義，可以將臺積電提供的數(shù)十種封裝技術結合在一起。
展開 異構計算，要全面爆發(fā)了？
先進封裝逐漸成為集成電路芯片成品制造產(chǎn)業(yè)的關鍵工藝技術之一。
三大晶圓廠發(fā)力3D先進封裝
目前英特爾、三星電子與臺積電已具備成熟的2.5D封裝經(jīng)驗，如較為人熟知的臺積電的CoWos，三星的I-Cube。接下來重點看下3D封裝，因為3D封裝可以說將異構集成發(fā)揮的淋漓盡致。
在3D封裝部分，英特爾已量產(chǎn)Foveros技術，其是使用異構堆疊邏輯處理運算，可以把各個邏輯芯片堆疊一起。以往堆疊僅用于存儲，現(xiàn)在首度把芯片堆疊從傳統(tǒng)的被動硅中介層與堆疊記憶體，擴展到高效能邏輯產(chǎn)品，如CPU、GPU與AI 處理器等。此外，英特爾還研發(fā)了三項助于Foveros的技術，分別為Co-EMIB、ODI和MDIO，其中，Co-EMIB 能連接更高的運算性能和能力，并能夠讓兩個或多個Foveros元件互連，設計人員還能夠以非常高的頻寬和非常低的功耗連接模擬器、存儲器和其他模組。ODI技術則為封裝中小芯片之間的全方位互連通訊提供了更大的靈活性。頂部芯片可以像EMIB 技術一樣與其他小芯片進行通訊，同時還可以像Foveros 技術一樣，通過硅通孔（TSV）與下面的底部裸片進行垂直通訊。
近日，英特爾為Aurora 超級計算機提供動力的處理器 Ponte Vecchio，就是一個結合了多個計算、緩存、網(wǎng)絡和內(nèi)存硅片或“小芯片”的封裝。封裝中的每塊tile都是使用不同的工藝技術制成的，這可以說是異構集成的一個鮮明例子。該處理器就使用了Foveros的3D堆疊封裝技術和Co-EMIB連接技術。
展開 “先進封裝”一文打盡
Wide-IO通過將Memory芯片堆疊在Logic芯片上來實現(xiàn)，Memory芯片通過3D TSV和Logic芯片及基板相連接，如下圖所示。
Wide-IO具備TSV架構的垂直堆疊封裝優(yōu)勢，有助打造兼具速度、容量與功率特性的移動存儲器，滿足智慧型手機、平板電腦、掌上型游戲機等行動裝置的需求，其主要目標市場是要求低功耗的移動設備。
9．Foveros
除了前面介紹過的EMIB先進封裝之外，Intel還推出了Foveros有源板載技術。在Intel的技術介紹中，F(xiàn)overos被稱作3D Face to Face Chip Stack for heterogeneous integration，三維面對面異構集成芯片堆疊。
EMIB與Foveros的區(qū)別在于前者是2D封裝技術，而后者則是3D堆疊封裝技術，與2D的EMIB封裝方式相比，F(xiàn)overos更適用于小尺寸產(chǎn)品或對內(nèi)存帶寬要求更高的產(chǎn)品。其實EMIB和Foveros在芯片性能、功能方面的差異不大，都是將不同規(guī)格、不同功能的芯片集成在一起來發(fā)揮不同的作用。不過在體積、功耗等方面，F(xiàn)overos 3D堆疊的優(yōu)勢就顯現(xiàn)了出來。Foveros每比特傳輸?shù)臄?shù)據(jù)的功率非常低，F(xiàn)overos技術要處理的是Bump間距減小、密度增大以及芯片堆疊技術。
下圖所示是 Foveros 3D封裝技術示意圖。
首款Foveros 3D堆疊設計的主板芯片LakeField，它集成了10nm Ice Lake處理器以及22nm核心，具備完整的PC功能，但體積只有幾枚美分大小。
雖說Foveros是更為先進的3D封裝技術，但它與EMIB之間并非取代關系，英特爾在后續(xù)的制造中會將二者結合起來使用。
展開 一文看懂13種“先進封裝”技術！
Wide-IO通過將Memory芯片堆疊在Logic芯片上來實現(xiàn)，Memory芯片通過3D TSV和Logic芯片及基板相連接，如下圖所示。
Wide-IO具備TSV架構的垂直堆疊封裝優(yōu)勢，有助打造兼具速度、容量與功率特性的移動存儲器，滿足智慧型手機、平板電腦、掌上型游戲機等行動裝置的需求，其主要目標市場是要求低功耗的移動設備。
9．Foveros
除了前面介紹過的EMIB先進封裝之外，Intel還推出了Foveros有源板載技術。在Intel的技術介紹中，F(xiàn)overos被稱作3D Face to Face Chip Stack for heterogeneous integration，三維面對面異構集成芯片堆疊。
EMIB與Foveros的區(qū)別在于前者是2D封裝技術，而后者則是3D堆疊封裝技術，與2D的EMIB封裝方式相比，F(xiàn)overos更適用于小尺寸產(chǎn)品或對內(nèi)存帶寬要求更高的產(chǎn)品。其實EMIB和Foveros在芯片性能、功能方面的差異不大，都是將不同規(guī)格、不同功能的芯片集成在一起來發(fā)揮不同的作用。不過在體積、功耗等方面，F(xiàn)overos 3D堆疊的優(yōu)勢就顯現(xiàn)了出來。Foveros每比特傳輸?shù)臄?shù)據(jù)的功率非常低，F(xiàn)overos技術要處理的是Bump間距減小、密度增大以及芯片堆疊技術。
下圖所示是 Foveros 3D封裝技術示意圖。
首款Foveros 3D堆疊設計的主板芯片LakeField，它集成了10nm Ice Lake處理器以及22nm核心，具備完整的PC功能，但體積只有幾枚美分大小。
雖說Foveros是更為先進的3D封裝技術，但它與EMIB之間并非取代關系，英特爾在后續(xù)的制造中會將二者結合起來使用。
展開 
一文搞懂封裝缺陷和失效的形式
后者一開始并沒有受到太多的關注，深入研究發(fā)現(xiàn)，模塑料的化學收縮在IC器件的翹曲中也扮演著重要角色，尤其是在芯片上下兩側厚度不同的封裝器件上。
在固化和后固化的過程中，塑封料在高固化溫度下將發(fā)生化學收縮，被稱為“熱化學收縮”。通過提高玻璃化轉變溫度和降低Tg附近的熱膨脹系數(shù)變化，可以減小固化過程中發(fā)生的化學收縮。
導致翹曲的因素還包括諸如塑封料成分、模塑料濕氣、封裝的幾何結構等。通過對塑封材料和成分、工藝參數(shù)、封裝結構和封裝前環(huán)境的把控，可以將封裝翹曲降低到最小。在某些情況下，可以通過封裝電子組件的背面來進行翹曲的補償。例如，大陶瓷電路板或多層板的外部連接位于同一側，對他們進行背面封裝可以減小翹曲。
3.4 芯片破裂
封裝工藝中產(chǎn)生的應力會導致芯片破裂。封裝工藝通常會加重前道組裝工藝中形成的微裂縫。晶圓或芯片減薄、背面研磨以及芯片粘結都是可能導致芯片裂縫萌生的步驟。
破裂的、機械失效的芯片不一定會發(fā)生電氣失效。芯片破裂是否會導致器件的瞬間電氣失效還取決于裂縫的生長路徑。例如，若裂縫出現(xiàn)在芯片的背面，可能不會影響到任何敏感結構。
因為硅晶圓比較薄且脆，晶圓級封裝更容易發(fā)生芯片破裂。因此，必須嚴格控制轉移成型工藝中的夾持壓力和成型轉換壓力等工藝參數(shù)，以防止芯片破裂。3D堆疊封裝中因疊層工藝而容易出現(xiàn)芯片破裂。在3D封裝中影響芯片破裂的設計因素包括芯片疊層結構、基板厚度、模塑體積和模套厚度等。
3.5 分層
分層或粘結不牢指的是在塑封料和其相鄰材料界面之間的分離。
展開 干貨｜一文搞懂封裝缺陷和失效的形式
后者一開始并沒有受到太多的關注，深入研究發(fā)現(xiàn)，模塑料的化學收縮在IC器件的翹曲中也扮演著重要角色，尤其是在芯片上下兩側厚度不同的封裝器件上。
在固化和后固化的過程中，塑封料在高固化溫度下將發(fā)生化學收縮，被稱為“熱化學收縮”。通過提高玻璃化轉變溫度和降低Tg附近的熱膨脹系數(shù)變化，可以減小固化過程中發(fā)生的化學收縮。
導致翹曲的因素還包括諸如塑封料成分、模塑料濕氣、封裝的幾何結構等。通過對塑封材料和成分、工藝參數(shù)、封裝結構和封裝前環(huán)境的把控，可以將封裝翹曲降低到最小。在某些情況下，可以通過封裝電子組件的背面來進行翹曲的補償。例如，大陶瓷電路板或多層板的外部連接位于同一側，對他們進行背面封裝可以減小翹曲。
3.4 芯片破裂
封裝工藝中產(chǎn)生的應力會導致芯片破裂。封裝工藝通常會加重前道組裝工藝中形成的微裂縫。晶圓或芯片減薄、背面研磨以及芯片粘結都是可能導致芯片裂縫萌生的步驟。
破裂的、機械失效的芯片不一定會發(fā)生電氣失效。芯片破裂是否會導致器件的瞬間電氣失效還取決于裂縫的生長路徑。例如，若裂縫出現(xiàn)在芯片的背面，可能不會影響到任何敏感結構。
因為硅晶圓比較薄且脆，晶圓級封裝更容易發(fā)生芯片破裂。因此，必須嚴格控制轉移成型工藝中的夾持壓力和成型轉換壓力等工藝參數(shù)，以防止芯片破裂。3D堆疊封裝中因疊層工藝而容易出現(xiàn)芯片破裂。在3D封裝中影響芯片破裂的設計因素包括芯片疊層結構、基板厚度、模塑體積和模套厚度等。
3.5 分層
分層或粘結不牢指的是在塑封料和其相鄰材料界面之間的分離。
展開 盤點2020三維封裝技術創(chuàng)新發(fā)展！
1.3.2 英特爾3D封裝技術Foveros
英特爾在2014年就首度發(fā)表高密度2.5D芯片封裝技術EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多核心互聯(lián)橋接），表示該技術是2.5D封裝的低成本替代方案；在2018年的HotChip大會上，發(fā)布了采用高密度2D芯片封裝技術EMIB封裝的芯片；EMIB能夠把采用不同節(jié)點工藝（10nm、14nm及22nm）和不同材質(zhì)（硅、砷化鎵）、不同功能（CPU、GPU、FPGA、RF）的芯片封裝在一起做成單一處理器。英特爾表示，EMIB技術首先與典型的2.5D封裝采用硅中介層不同，EMIB是在兩個互連芯片的邊緣嵌入的一小塊硅，直到“橋梁”的作用；其次EMIB對芯片尺寸大小沒有限制，從而在理論上保證了異質(zhì)芯片的互連。
2018年12月，英特爾首次展示了邏輯計算芯片高密度3D堆疊封裝技術Foveros，采用3D芯片堆疊的系統(tǒng)級封裝（SiP），來實現(xiàn)邏輯對邏輯（logic-on-logic）的芯片異質(zhì)整合，通過在水平布置的芯片之上垂直安置更多面積更小、功能更簡單的小芯片來讓方案整體具備更完整的功能。
英特爾表示，F(xiàn)overos 為整合高性能、高密度和低功耗硅工藝技術的器件和系統(tǒng)鋪平了道路。Foveros 有望首次將芯片的堆疊從傳統(tǒng)的無源中間互連層和堆疊存儲芯片擴展到CPU、GPU和人工智能處理器等高性能邏輯芯片。
為結合高效能、高密度、低功耗芯片制程技術的裝置和系統(tǒng)奠定了基礎。Foveros預期可首度將3D芯片堆棧從傳統(tǒng)的被動硅中介層（passive interposer）和堆棧內(nèi)存，擴展到CPU、GPU、AI等高效能邏輯運算芯片。
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例如在剛剛落幕的2021年臺北電腦展中，AMD展示了與臺積電合作開發(fā)的第一款采用3D堆疊封裝技術的芯片。以往，3D堆疊技術被用在閃存上，而AMD將這一技術引入CPU，突破性將AMD芯片架構以3D堆疊技術相結合，實現(xiàn)了超過2D芯片200倍的互聯(lián)密度，與現(xiàn)有的3D封裝解決方案相比，密度也可達到15倍以上。
同時，潘曉明也提到AMD十分關注chiplet（芯粒）技術。2017年，AMD已在其處理器上采用chiplet技術將4個SoC互連，在第一代EPYC處理器中又通過Infinity技術將8個7nm chiplet CPU和1個12nm chiplet I/O相互連接，現(xiàn)已推出第三代EPYC處理器。
日月光集團副總經(jīng)理郭桂冠同樣在演講中談及chiplet，如果一味追求3nm、5nm，在良率上付出的成本極大，而如果采用chiplet技術，則無需集合成非常大的芯片，可以離散式分成幾個小芯片做整合，這樣良率將大大提高。
他提到封測廠和客戶都喜歡chiplet，因為良率損失問題，在目前產(chǎn)能稀缺的情況下，這是很值得討論的話題。
▲日月光集團展臺
當前道的晶圓制造成本愈發(fā)高昂，異質(zhì)集成趨勢下，封裝技術的性價比優(yōu)勢將進一步顯現(xiàn)。后道制造技術正加速芯片進化，即不再只是把芯片封起來，而是研究如何提高芯片的集成度、如何提高封裝體內(nèi)部的高速互連。
長電科技亦在圍繞異質(zhì)集成的先進封裝技術方面積極布局。在主題演講中，長電科技首席執(zhí)行長鄭力生動形象地描述了技術變化：如果將以前傳統(tǒng)意義上的“封裝”比作工人制造磚頭，那么如今的“封裝”就是用磚頭砌墻甚至搭建一棟房屋。
如今從先進封裝到芯片成品制造的產(chǎn)業(yè)升級趨勢日趨明顯，封裝行業(yè)也更加注重和加強與芯片設計企業(yè)以及IP、EDA企業(yè)的互動協(xié)同。
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