EUV光刻技術
關注創建者：匿名 創建時間：2026-01-04
EUV光刻技術的實例教程
但在“下一代”EUV曝光技術出來之后，則讓2納米，甚至1.4納米成為可能。
ASML預估，在2021年底之前將裝配NAV為0.55的EUV曝光設備的原型系統，大規模生產系統的出貨計劃于2024年開始。
EUV光刻技術發展態勢
光刻（lithography）為集成電路微細化的最關鍵技術。當前在16/14nm節點乃至10及7nm節點，芯片制造商普遍還在使用193nm ArF浸潤式光刻機+多重成像技術，但采用多重成像技術后將增加曝光次數，導致成本顯著上升及良率、產出下降等問題。根據相關企業的規劃，在7/5nm節點，芯片生產將導入極紫外（EUV）光刻技術，EUV光刻使用13.5nm波長的極紫外光，能夠形成更為精細的曝光圖像。芯片廠商計劃將EUV光刻應用到最困難的光刻工序，即金屬1層以及過孔生成工序，而其他大部分工序則仍將延用193nm ArF浸潤式光刻機+多重成像來制作。據EUV光刻機生產商阿斯麥（ASML）稱，相比浸潤式光刻+三重成像技術，EUV光刻技術能夠將金屬層的制作成本降低9%，過孔的制作成本降低28%。
EUV光刻的關鍵技術包括EUV光源和高數值孔徑（NA）鏡頭，前者關乎光刻機的吞吐量（Throughput），后者關乎光刻機的分辨率（Resolution）和套刻誤差(Overlay)能力等。
展開 CINNO research產業資訊，2023年12月14日-全球領先的納米電子、數字技術研究和創新中心Imec與日本領先的化學公司和EUV薄膜供應商三井化學宣布，開始就極紫外光刻用碳納米管（CNT）基薄膜（Pellicle）的商業化建立戰略合作伙伴關系。根據這一合作伙伴關系，三井化學將把imec的碳納米管基薄膜創新地整合到其現有碳納米管薄膜技術中，以建立完整的生產規格。這一合作的目標是在2025-2026年將其用于大功率EUV系統的制造中，雙方的簽約儀式在東京舉行的Semicon Japan 2023上舉行。
據介紹，合作伙伴雙方計劃通過相關咨詢和imec的EUV掃描設備驗證，共同開發EUV薄膜，以便在三井化學公司進行商業化。這種薄膜可以保護光掩模在EUV曝光過程中免受污染，它具有極高的EUV透射率（≥94%）、極低的EUV反射率和最小的光學影響——這些是先進半導體制造工藝中實現高產量和高良率生產的關鍵特性。CNT薄膜能夠承受超過1kW的EUV功率水平，能夠支持實現未來EUV光源的目標功率（>600W）。鑒于這些優勢，這種碳納米管基薄膜，引起了眾多希望在其大批量制造過程中使用EUV光刻技術的公司的強烈興趣。在這樣的市場背景下，上述合作伙伴雙方希望通過共同開發適合行業的CNT薄膜，以滿足市場需求。
“Imec在支持半導體生態系統推進光刻技術發展方面有著悠久的歷史。自2015年以來，我們與整個供應鏈的合作伙伴合作，開發了一種創新的基于CNT的薄膜設計，用于先進的EUV光刻，”Imec高級圖案化、工藝和材料高級副總裁Steven Scheer表示：“我們相信，公司對CNT膜的測量、表征和參數性能方面的深入了解將加速三井化學的產品開發。我們希望共同將CNT膜投入商業生產，用于未來幾代EUV光刻系統的構建。”
展開 不過，以三大半導體廠的計劃來看，EUV微影技術將成為7納米及更先進制程的主流。
EUV光刻技術發展態勢
光刻（lithography）為集成電路微細化的最關鍵技術。當前在16/14nm節點乃至10及7nm節點，芯片制造商普遍還在使用193nm ArF浸潤式光刻機+多重成像技術，但采用多重成像技術后將增加曝光次數，導致成本顯著上升及良率、產出下降等問題。根據相關企業的規劃，在7/5nm節點，芯片生產將導入極紫外（EUV）光刻技術，EUV光刻使用13.5nm波長的極紫外光，能夠形成更為精細的曝光圖像。芯片廠商計劃將EUV光刻應用到最困難的光刻工序，即金屬1層以及過孔生成工序，而其他大部分工序則仍將延用193nm ArF浸潤式光刻機+多重成像來制作。據EUV光刻機生產商阿斯麥（ASML）稱，相比浸潤式光刻+三重成像技術，EUV光刻技術能夠將金屬層的制作成本降低9%，過孔的制作成本降低28%。
EUV光刻的關鍵技術包括EUV光源和高數值孔徑（NA）鏡頭，前者關乎光刻機的吞吐量（Throughput），后者關乎光刻機的分辨率（Resolution）和套刻誤差(Overlay)能力等。
展開 2019 年是極紫外 (EUV) 光刻技術的重要里程碑。同年，EUV 構圖技術首次應用于 7nm 技術代邏輯芯片的量產。插入以對芯片后端 (BEOL) 的最關鍵層進行圖案化，它能夠打印間距高達 36-40 納米的金屬線。
憑借 13.5 納米的極短波長，EUV 光刻已被引入以接替 193 納米（浸沒式）光刻——這是由瑞利方程決定的分辨率轉變。根據這個等式，在晶圓曝光期間使用波長較小的光可以提高光刻工具的分辨率，從而提高其打印具有特定半間距（half pitch）或臨界尺寸 (critical dimension：CD) 特征的能力。此外，193nm 復雜且昂貴的多重圖案化要求——包括將芯片圖案分成兩個或更多個更簡單的掩模——可以再次移回單一圖案化 EUV。
在開發方面，研究人員一直在不斷努力推動當今最先進的 EUV 全場掃描儀（即 ASML NXE:3400B）的單次打印能力。例如，今年早些時候，imec 和 ASML 能夠為 lines/spaces展示 28 納米間距單次曝光圖形，對應于 5 納米邏輯技術節點的關鍵 BEOL 金屬層。這使當前的掃描儀接近其大批量制造的分辨率極限，約為 13 納米（26 納米間距）。隨著邏輯工藝的發展，存儲器制造商越來越多地考慮使用 EUV 光刻來滿足未來存儲器的高密度要求——例如用于對關鍵 DRAM 結構進行圖案化。
與此同時，正在探索多圖案 EUV 光刻選項，以將 EUV 推進到下一個節點。雖然這些“技巧”提供了更輕松的間距，但它們也有一個缺點：處理步驟數量增加，增加了圖案化步驟的成本、復雜性和處理時間。
展開 于1996年左右，美國就開始了電子束和軟X射線光刻技術的研究，當時主要的研究機構就是美國的國家實驗室、AT&T以及部分相關大學，就在這些主體機構開始后的一年，美國的一眾科技龍頭企業也前仆后繼的進入EUV光刻這潭渾水中，這一年英特爾聯合AMD、摩托羅拉、美光、Infineon和IBM成立EUV光刻技術研發聯盟。
直到1999年，EUV光刻技術才在全球開始嶄露頭角，也正是這一年，EUV光刻技術被國際半導體技術發展線路圖（ITRS）確定為下一代光刻首選技術，這也就意味著，此刻誰掌握了EUV光刻技術，誰就拿到了未來幾十年里的“芯片強國”門票。
EUV光刻機的基礎就是光源，而就在這個基礎上面已經讓無數的高智商研究員一夜青絲變白發。
首先因為EUV幾乎能被所有物質所吸收，所以曝光必須在真空環境中進行，因此原來采用193nm光源的浸液光刻機的曝光系統完全不用上。
其次因為傳統透鏡折射光線的方案容易吸收EUV的能量，從而導致其無法用于光刻，所以之前蔡司所積累的透鏡磨制技術徹底被淘汰了，只能采用特殊鍍膜的反射鏡來改變和匯聚EUV，因此也導致開發的成本和難度又上升到了一個新的高度。
EUV的光源除了之前說的激光等離子光源，還有一種就是放電等離子體（DPP）光源，放電等離子體光源是通過給放電氣體加上高電壓，使氣體等離子化產生EUV輻射，但目前所面臨的問題是，無論哪一種光源，它們的轉換效率都無法達到商業化生產的標準，因此如果無法完美地解決轉換效率這個問題，那么整個EUV的研究都無法大踏步前進。
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EUV光刻技術的最新內容
01/簡介
隨著集成電路制程持續向3nm及以下節點突破，光刻系統中的光學衍射、掩模三維效應與光致抗蝕劑非線性響應形成強耦合，使光源-掩模優化、光學鄰近校正等核心環節面臨“精度-效率-魯棒性”三重挑戰。
傳統線性壓縮感知技術因難以刻畫光刻系統的復雜非線性映射，優化結果易出現工藝窗口收縮；經典貝葉斯方法雖具備統計建模優勢，但固定先驗分布無法適配多樣化光刻圖形
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01/簡介
隨著集成電路制程向3nm及以下先進節點演進，光刻成像系統中的光學衍射、掩模三維效應與光致抗蝕劑非線性響應相互疊加，使光源-掩模協同優化（SMO）成為保障圖形保真度與芯片良率的核心技術。傳統線性壓縮感知（CS）驅動的SMO技術，因難以精準刻畫掩模與成像之間的強非線性映射關系，在復雜圖形優化中常面臨精度不足、工藝窗口收縮等問題
01/簡介
隨著集成電路制程向3nm及以下節點突破，光刻系統的光學畸變、掩模三維衍射及光致抗蝕劑非線性響應等效應疊加，使光源-掩模協同優化（SMO）成為保障成像精度的核心技術。
傳統線性壓縮感知技術雖在光源單變量優化中實現了降維高效求解，但面對SMO場景中掩模-成像的強非線性映射關系，其線性假設難以精準刻畫優化變量與成像質量的關聯，導致優化精度與可制造性失衡
01/簡介
隨著集成電路制程推進至90nm及以下節點，光學鄰近效應校正（OPC）、光源掩模聯合優化（SMO）等計算光刻技術已成為保障光刻成像精度的核心支撐。其中，壓縮感知（CS）技術憑借稀疏性約束降維的核心優勢，在光源優化（SO）中實現了高效的參數尋優，大幅降低了計算復雜度。
然而，當優化對象轉向掩模時，線性CS理論的局限性愈發凸顯——掩模圖形的像素級調控與光刻成像之間存在顯著的非線性映射關系
01/簡介
當前，壓縮感知光源優化的仿真技術已實現標準化與精準化雙重突破，為技術落地奠定堅實基礎。仿真條件層面，通過構建統一的光源參數基準、掩模圖形庫及光學成像模型，建立了可復現的標準化仿真環境，解決了傳統仿真中參數離散導致的對比誤差問題。
接下來以豎直線條為目標圖形進行仿真分析，對比分析在不同變量下曝光圖像的情況。
02/仿真條件
01/簡介
隨著集成電路制程向3nm及以下節點突破，光刻系統面臨的光學畸變（如衍射、偏振效應）愈發顯著，光源作為光刻成像的“源頭變量”，其圖形優化直接決定空間像保真度與芯片制造良率。
傳統光源優化方法依賴全像素維度尋優，受限于光源像素矩陣規模龐大（常達數百甚至數千維度），存在迭代收斂慢、計算資源消耗高、易陷入局部最優等問題，難以適配先進制程對優化效率與精度的雙重需求
01/簡介
隨著集成電路制程向先進節點迭代，光刻成像的焦面精度對圖形保真度的影響愈發顯著，最佳焦面處的成像性能直接決定芯片制造良率。光源-掩模協同優化（SMO）作為分辨率增強核心技術，其矢量模型因能精準刻畫偏振、三維掩模衍射等效應，成為先進制程優化的關鍵工具，而數值計算的精度與分析深度則是發揮其效能的核心前提。
本文聚焦最佳焦面成像性能，通過搭建標準化仿真條件
01/簡介
為驗證矢量HSMO技術對工藝窗口（PW）的優化效果，采用考慮離焦的像質評價函數
02/仿真條件
以AttPSM為例，對比HSMO（聯合優化光源+掩模）與OPC（僅優化掩模，光源不變）技術。仿真目標圖形包括一維孤立線條（占空比1:4，CD=45nm）、一維半密集線條（占空比1:2，CD=45nm）、二維密集接觸孔（占空比
01/簡介
隨著集成電路制程向3nm及以下節點突破，光刻系統面臨的光學畸變、分辨率不足等問題愈發突出，光源-掩模協同優化（SMO）技術成為突破硬件限制的核心手段。矢量SMO憑借對偏振效應、三維掩模衍射等復雜光學現象的精準刻畫，較傳統標量模型實現了質的飛躍，其優化算法的性能直接決定光刻成像質量與制造良率。
梯度計算與變量替換是矢量SMO算法的理論基石，為離散優化問題轉化為連續可解問題提供了關鍵路徑
01/簡介
驗證矢量OPC技術對最佳焦面成像保真度的提升效果，對比WP罰函數與GWP罰函數的性能差異。
02/考慮最佳焦面成像圖形保真度的仿真結果
采用WP和GWP兩種罰函數PSM的OPC優化結果如圖所示。針對同一圖形，左側為采用WP的結果，右側為采用GWP的結果。其中，兩種線條圖形的CD均為45nm
