EDA電路
關注創建者：王靖雯 創建時間：2023-05-22
EDA電路的實例教程
來源 | 本文為安世亞太原創作品，上海安世亞太授權轉載
前言
EDA是處于集成電路產業鏈最上游的一環，是數字經濟的支點。隨著集成電路工藝技術的更新升級，行業壁壘也越來越高。摩爾定律在半導體行業發展中引導了半個多世紀，但隨著制程節點進入10納米之后，單純依靠提升工藝來壓縮尺寸擴展晶體數量的方法已無法充分滿足發展需求。芯片性能提升將更多需要依靠電路設計及算法優化等技術手段來加強補足，這也促使EDA領域的設計模式亟待突破性攻關。
快速設計優化技術
EDA領域的快速設計優化技術主要分為快速設計和設計優化兩條支線。
快速設計技術適用于在具備成熟的設計經驗、豐富的設計資源基礎上，通過繼承復用的方式建立新的設計。
設計優化技術是以仿真評估及優化算法為基礎，對設計模型進行選型及參數調整，實現性能最優化設計。
通過對設計資源的積累、快速設計和設計優化的功能集成、綜合考慮不同設計階段的模型構建和應用方式，即可形成綜合設計仿真應用場景，提供多層級建模和仿真交互應用模式，支撐多階段模型迭代和優化設計過程。
多維度模型封裝
EDA設計對象為電子產品，小到芯片/封裝，大到模塊/系統，首先需滿足電氣性能要求。性能要求的設計和確認通常采用算法求解及設備測試等手段，在設計中期可利用商用EDA工具進行仿真分析。在此基礎上，形成多層級、多維度的模型封裝方法，提供統一標準接口進行集成評估。
圖 1 多層級模型封裝示意
針對不同級別的模型，調用代理模型封裝方法或等效模型封裝方法，形成統一標準接口的仿真模型。由標準模型構建的系統鏈路，可以根據不同的應用場景調用多種求解工具進行仿真計算，完成鏈路的性能評估。
展開 EDA是處于集成電路產業鏈最上游的一環，是數字經濟的支點。隨著集成電路工藝技術的更新升級，行業壁壘也越來越高。摩爾定律在半導體行業發展中引導了半個多世紀，但隨著制程節點進入10納米之后，單純依靠提升工藝來壓縮尺寸擴展晶體數量的方法已無法充分滿足發展需求。芯片性能提升將更多需要依靠電路設計及算法優化等技術手段來加強補足，這也促使EDA領域的設計模式亟待突破性攻關。
快速設計優化技術
EDA領域的快速設計優化技術主要分為快速設計和設計優化兩條支線。10月19日-20日，安世亞太技術專家將在研討會與大家共同討論相關話題，文末查看參與方式。
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快速設計技術
適用于在具備成熟的設計經驗、豐富的設計資源基礎上，通過繼承復用的方式建立新的設計。
設計優化技術
是以仿真評估及優化算法為基礎，對設計模型進行選型及參數調整，實現性能最優化設計。
展開 微電子及集成電路技術發展日新月異，離不開EDA電子電路仿真軟件的支持。每天不知有多少電路設計及驗證者，使用著各種電路仿真軟件工具。今天我們聊聊常用的Cadence軟件的優缺點。 Cadence 公司是老牌的EDA工具提供商，采用Cadence的軟件、硬件和半導體IP，用戶能更快速向市場交付產品。Cadence公司創新的"系統設計實現" (SDE)戰略，將幫助客戶開發出更具差異化的產品——小到芯片大至系統——涵蓋移動設備、消費電子、云數據中心、汽車、航空、物聯網、工業應用以及其他細分市場。 其電路仿真軟件Cadence? Sigrity? 2018版本包含了最新的3D解決方案，幫助PCB設計團隊縮短設計周期的同時實現設計成本和性能的最優化。獨有的3D設計及分析環境，完美集成了Sigrity工具與Cadence Allegro?技術，較之于當前市場上依賴于第三方建模工具的產品，Sigrity? 2018版本可提供效率更高、出錯率更低的解決方案，大幅度縮短設計周期的同時、降低設計失誤風險。此外，全新的3D Workbench解決方案彌補了機械和電氣領域之間的隔閡，產品開發團隊自此能夠實現跨多板信號的快速精準分析。 Sigrity 2018最新版可幫助設計人員全面了解其系統，并將設計及分析擴展應用到影響高速互連優化的方方面面：不僅包括封裝和電路板，還包括連接器和電纜領域。集成的3D設計及分析環境使PCB設計團隊能夠在Sigrity工具中實現PCB和IC封裝高速互連的優化，然后在Allegro PCB、Allegro Package Designer或Allegro SiP Layout中自動執行已優化的PCB和IC封裝互連，無需進行重新繪制。而直至今日，優化結果導回設計軟件的流程始終是一項容易出錯、需要仔細驗證的手動工作。
展開 EDA是集成電路領域內很小但又非常重要的存在。從數據上看，整個EDA的市場規模僅為六十億美元，過去幾年的成長率也不過是區區4%左右，相對于幾千億美金的集成電路產業來說，不值一提。可是如果你少了這個產品，全球所有的芯片設計公司都得停擺。
雖然EDA很重要，但這又是一個供應商高度集中的市場。
經過幾十年的發展之后，現在的EDA產業主要由Cadence、Synopsys和西門子旗下的Mentor Graphics壟斷。以中國市場為例，去年EDA在該地區的總銷售額約為五億美金，而當中95%由以上三家瓜分，給華大九天、芯禾科技和Ansys等其它公司留下了5%的份額，且后者在工具的完整性方面與三強相比，有明顯的差距。加上早前的“中興禁售”事件給我國集成電路產業帶來的陰影，發展國產EDA產業迫在眉睫。
國產EDA的篳路藍縷
談國產EDA的發展歷程之前，我們先要了解一下EDA產業的歷史。上世紀八十年代，芯片的迅速發展，推動商業計算機進入高速度道，進而推動了CAD產業的興起。而EDA就是當中一個典型代表。
在集成電路產業發展早期，芯片設計是通過人工去布線實現的。但隨著芯片集成度的提升，人工布線越來越顯得捉襟見肘，恰逢計算機的興起，于是EDA就應運而生，進而催生了Calma、ComputerVision、Applicon、Mentor Graphics、Daisy和Valid等公司，借助這個電子自動工具，工程師們就可以在電腦上對芯片設計的前后端技術和驗證技術進行操作，幫助芯片更好地走線、驗證和仿真。
經過多年的收購兼并以后，集成電路EDA領域只剩下了Cadence、Synopsys和Mentor這三個巨頭。市場的影響力也日益集中。
展開 國產EDA元年已至，
驗證是提速芯片設計的關鍵
設計芯片，離不開上游的EDA（電子設計自動化）工具。借助EDA，芯片的電路設計、性能分析、IC版圖設計等整個過程，都能由計算機自動處理完成。
EDA工具處于芯片業的最頂端，市場大概百億美元，卻催生撬動4千億的電子信息市場，進而帶動40萬億數字經濟市場。一旦下端EDA受到沖擊，會讓EDA電路、電子信息以及數字經濟的產業結構發生很大變化，對整個社會的影響不可估量。
如今各家EDA廠商都在研究讓芯片設計效率更高、門檻更低、效果的工具。
比如，據Cadence中國區驗證產品工程總監張立偉分享，其高階綜合技術（HLS）能從底層出發來優化芯片設計過程，將高層次語言描述的邏輯結構，自動轉換成低抽象級語言描述的電路模型，在多方面完勝人工優化RTL的效率和結果。
▲Cadence展臺
賽迪顧問高級分析師呂芃浩在大會上提到了一系列數據，芯片設計成本越來越高，設計一顆5nm芯片大約4億美元，如果不用EDA工具，成本大約將達到1000億美元，不是任何一家公司能承擔得起的投入。
半導體市場帶來了EDA市場的繁榮，2020年半導體市場的增幅約為6.8%，帶動了EDA的增長是11.9%，說明對EDA的需求在快速釋放。具體從結構上來看，物理設計與驗證今年增幅達到12%，這是除了IP之外增長最快的。
2020年我國EDA市場規模約6.2億美元，僅占全球市場的5.4%；國內EDA廠商總營收約6億元，只占到全球市場份額的0.8%；同比增長44%；國產化率約14%，因此還有很大成長空間。
有一種說法，2021年開啟了國內EDA的元年。
展開 
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2.5D仿真上世紀80年代由James C.Rautio博士提出，適合EDA電路中的層狀結構分析，即使用三維全波公式，使用邊界元/矩量法，考慮Z方向的結構厚度，不考慮
Z方向的電流磁場變化。在某些場合下，2.5D計算結果優于3D，缺點是不能處理非層狀，比如Bondwire結構，且對于邊緣效應，介質精確建模等效率不高
4.
對稱結構
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微電子及集成電路技術發展日新月異，離不開EDA電子電路仿真軟件的支持。每天不知有多少電路設計及驗證者，使用著各種電路仿真軟件工具。今天我們聊聊常用的Cadence軟件的優缺點。 Cadence 公司是老牌的EDA工具提供商，采用Cadence的軟件、硬件和半導體IP，用戶能更快速向市場交付產品。
按照集成電路產業鏈劃分，集成電路 EDA 工具可以分為制造類 EDA 工具、設計類 EDA 工具及封測類 EDA 工具。
當前，EDA已成為集成電路產業鏈的命脈，從芯片設計、晶圓制造、封裝測試，到電子產品的設計，都離不開EDA工具。
「 6. CAPP 」
計算機輔助工藝規劃（computer aided process planning，CAPP）軟件，包括工藝方案設計、工藝路線制訂、工藝規程設計、工藝定額編制等制造工藝設計的相關工作。
Cadence、Synopsys、Siemens EDA（Mentor）等傳統的集成電路EDA公司都相繼推出支撐Chiplet集成的設計仿真驗證工具。
來源 | 本文為安世亞太原創作品，上海安世亞太授權轉載
前言
EDA是處于集成電路產業鏈最上游的一環，是數字經濟的支點。隨著集成電路工藝技術的更新升級，行業壁壘也越來越高。摩爾定律在半導體行業發展中引導了半個多世紀，但隨著制程節點進入10納米之后，單純依靠提升工藝來壓縮尺寸擴展晶體數量的方法已無法充分滿足發展需求。
EDA是處于集成電路產業鏈最上游的一環，是數字經濟的支點。隨著集成電路工藝技術的更新升級，行業壁壘也越來越高。摩爾定律在半導體行業發展中引導了半個多世紀，但隨著制程節點進入10納米之后，單純依靠提升工藝來壓縮尺寸擴展晶體數量的方法已無法充分滿足發展需求。
結合其他EDA工具分析電路板的布線密度；再綜合有特殊布線要求的信號線如差分線、敏感信號線等的數量和種類來確定信號層的層數；然后根據電源的種類、隔離和抗干擾的要求來確定內電層的數目。這樣，整個電路板的板層數目就基本確定了。
2、元件面下面（第二層）為地平面，提供器件屏蔽層以及為頂層布線提供參考平面；敏感信號層應該與一個內電層相鄰（內部電源/地層），利用內電層的大銅膜來為信號層提供屏蔽。
借助EDA，芯片的電路設計、性能分析、IC版圖設計等整個過程，都能由計算機自動處理完成。
EDA工具處于芯片業的最頂端，市場大概百億美元，卻催生撬動4千億的電子信息市場，進而帶動40萬億數字經濟市場。一旦下端EDA受到沖擊，會讓EDA電路、電子信息以及數字經濟的產業結構發生很大變化，對整個社會的影響不可估量。
例如他們使用目前標準的芯片設計EDA軟件來實現電路設計，利用以硅基芯片兼容的材料和工藝制備，從而得到14000個碳基晶體管組成的集成電路。這種處理方式更實用，也可以讓碳基芯片設計更復雜的電路，更快實現產業變現。
