EDA電路的案例
集成電路如何破局，EDA設計優化是重要手段
來源 | 本文為安世亞太原創作品，上海安世亞太授權轉載
前言
EDA是處于集成電路產業鏈最上游的一環，是數字經濟的支點。隨著集成電路工藝技術的更新升級，行業壁壘也越來越高。摩爾定律在半導體行業發展中引導了半個多世紀，但隨著制程節點進入10納米之后，單純依靠提升工藝來壓縮尺寸擴展晶體數量的方法已無法充分滿足發展需求。芯片性能提升將更多需要依靠電路設計及算法優化等技術手段來加強補足，這也促使EDA領域的設計模式亟待突破性攻關。
快速設計優化技術
EDA領域的快速設計優化技術主要分為快速設計和設計優化兩條支線。
快速設計技術適用于在具備成熟的設計經驗、豐富的設計資源基礎上，通過繼承復用的方式建立新的設計。
設計優化技術是以仿真評估及優化算法為基礎，對設計模型進行選型及參數調整，實現性能最優化設計。
通過對設計資源的積累、快速設計和設計優化的功能集成、綜合考慮不同設計階段的模型構建和應用方式，即可形成綜合設計仿真應用場景，提供多層級建模和仿真交互應用模式，支撐多階段模型迭代和優化設計過程。
多維度模型封裝
EDA設計對象為電子產品，小到芯片/封裝，大到模塊/系統，首先需滿足電氣性能要求。性能要求的設計和確認通常采用算法求解及設備測試等手段，在設計中期可利用商用EDA工具進行仿真分析。在此基礎上，形成多層級、多維度的模型封裝方法，提供統一標準接口進行集成評估。
圖 1 多層級模型封裝示意
針對不同級別的模型，調用代理模型封裝方法或等效模型封裝方法，形成統一標準接口的仿真模型。由標準模型構建的系統鏈路，可以根據不同的應用場景調用多種求解工具進行仿真計算，完成鏈路的性能評估。
展開 集成電路如何破局，EDA設計優化是重要手段 ￥500
EDA是處于集成電路產業鏈最上游的一環，是數字經濟的支點。隨著集成電路工藝技術的更新升級，行業壁壘也越來越高。摩爾定律在半導體行業發展中引導了半個多世紀，但隨著制程節點進入10納米之后，單純依靠提升工藝來壓縮尺寸擴展晶體數量的方法已無法充分滿足發展需求。芯片性能提升將更多需要依靠電路設計及算法優化等技術手段來加強補足，這也促使EDA領域的設計模式亟待突破性攻關。
快速設計優化技術
EDA領域的快速設計優化技術主要分為快速設計和設計優化兩條支線。10月19日-20日，安世亞太技術專家將在研討會與大家共同討論相關話題，文末查看參與方式。
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快速設計技術
適用于在具備成熟的設計經驗、豐富的設計資源基礎上，通過繼承復用的方式建立新的設計。
設計優化技術
是以仿真評估及優化算法為基礎，對設計模型進行選型及參數調整，實現性能最優化設計。
展開 電路仿真軟件Cadence之優與劣
微電子及集成電路技術發展日新月異，離不開EDA電子電路仿真軟件的支持。每天不知有多少電路設計及驗證者，使用著各種電路仿真軟件工具。今天我們聊聊常用的Cadence軟件的優缺點。 Cadence 公司是老牌的EDA工具提供商，采用Cadence的軟件、硬件和半導體IP，用戶能更快速向市場交付產品。Cadence公司創新的"系統設計實現" (SDE)戰略，將幫助客戶開發出更具差異化的產品——小到芯片大至系統——涵蓋移動設備、消費電子、云數據中心、汽車、航空、物聯網、工業應用以及其他細分市場。 其電路仿真軟件Cadence? Sigrity? 2018版本包含了最新的3D解決方案，幫助PCB設計團隊縮短設計周期的同時實現設計成本和性能的最優化。獨有的3D設計及分析環境，完美集成了Sigrity工具與Cadence Allegro?技術，較之于當前市場上依賴于第三方建模工具的產品，Sigrity? 2018版本可提供效率更高、出錯率更低的解決方案，大幅度縮短設計周期的同時、降低設計失誤風險。此外，全新的3D Workbench解決方案彌補了機械和電氣領域之間的隔閡，產品開發團隊自此能夠實現跨多板信號的快速精準分析。 Sigrity 2018最新版可幫助設計人員全面了解其系統，并將設計及分析擴展應用到影響高速互連優化的方方面面：不僅包括封裝和電路板，還包括連接器和電纜領域。集成的3D設計及分析環境使PCB設計團隊能夠在Sigrity工具中實現PCB和IC封裝高速互連的優化，然后在Allegro PCB、Allegro Package Designer或Allegro SiP Layout中自動執行已優化的PCB和IC封裝互連，無需進行重新繪制。而直至今日，優化結果導回設計軟件的流程始終是一項容易出錯、需要仔細驗證的手動工作。
展開 國產EDA如何突破？
EDA是集成電路領域內很小但又非常重要的存在。從數據上看，整個EDA的市場規模僅為六十億美元，過去幾年的成長率也不過是區區4%左右，相對于幾千億美金的集成電路產業來說，不值一提。可是如果你少了這個產品，全球所有的芯片設計公司都得停擺。
雖然EDA很重要，但這又是一個供應商高度集中的市場。
經過幾十年的發展之后，現在的EDA產業主要由Cadence、Synopsys和西門子旗下的Mentor Graphics壟斷。以中國市場為例，去年EDA在該地區的總銷售額約為五億美金，而當中95%由以上三家瓜分，給華大九天、芯禾科技和Ansys等其它公司留下了5%的份額，且后者在工具的完整性方面與三強相比，有明顯的差距。加上早前的“中興禁售”事件給我國集成電路產業帶來的陰影，發展國產EDA產業迫在眉睫。
國產EDA的篳路藍縷
談國產EDA的發展歷程之前，我們先要了解一下EDA產業的歷史。上世紀八十年代，芯片的迅速發展，推動商業計算機進入高速度道，進而推動了CAD產業的興起。而EDA就是當中一個典型代表。
在集成電路產業發展早期，芯片設計是通過人工去布線實現的。但隨著芯片集成度的提升，人工布線越來越顯得捉襟見肘，恰逢計算機的興起，于是EDA就應運而生，進而催生了Calma、ComputerVision、Applicon、Mentor Graphics、Daisy和Valid等公司，借助這個電子自動工具，工程師們就可以在電腦上對芯片設計的前后端技術和驗證技術進行操作，幫助芯片更好地走線、驗證和仿真。
經過多年的收購兼并以后，集成電路EDA領域只剩下了Cadence、Synopsys和Mentor這三個巨頭。市場的影響力也日益集中。
展開 
國產EDA扎堆、異構集成刷屏，世界半導體大會干貨合集！
國產EDA元年已至，
驗證是提速芯片設計的關鍵
設計芯片，離不開上游的EDA（電子設計自動化）工具。借助EDA，芯片的電路設計、性能分析、IC版圖設計等整個過程，都能由計算機自動處理完成。
EDA工具處于芯片業的最頂端，市場大概百億美元，卻催生撬動4千億的電子信息市場，進而帶動40萬億數字經濟市場。一旦下端EDA受到沖擊，會讓EDA電路、電子信息以及數字經濟的產業結構發生很大變化，對整個社會的影響不可估量。
如今各家EDA廠商都在研究讓芯片設計效率更高、門檻更低、效果的工具。
比如，據Cadence中國區驗證產品工程總監張立偉分享，其高階綜合技術（HLS）能從底層出發來優化芯片設計過程，將高層次語言描述的邏輯結構，自動轉換成低抽象級語言描述的電路模型，在多方面完勝人工優化RTL的效率和結果。
▲Cadence展臺
賽迪顧問高級分析師呂芃浩在大會上提到了一系列數據，芯片設計成本越來越高，設計一顆5nm芯片大約4億美元，如果不用EDA工具，成本大約將達到1000億美元，不是任何一家公司能承擔得起的投入。
半導體市場帶來了EDA市場的繁榮，2020年半導體市場的增幅約為6.8%，帶動了EDA的增長是11.9%，說明對EDA的需求在快速釋放。具體從結構上來看，物理設計與驗證今年增幅達到12%，這是除了IP之外增長最快的。
2020年我國EDA市場規模約6.2億美元，僅占全球市場的5.4%；國內EDA廠商總營收約6億元，只占到全球市場份額的0.8%；同比增長44%；國產化率約14%，因此還有很大成長空間。
有一種說法，2021年開啟了國內EDA的元年。
展開 芯華章EDA 2.0第一階段研究成果即將發布！并宣布完成超4億元Pre-B輪融資
2021年5月13日，EDA（集成電路設計工具）智能軟件和系統領先企業芯華章今日宣布完成超過4億元Pre-B輪融資，累計融資金額超12億元，由云鋒基金領投，經緯中國和普羅資本（旗下國開裝備基金）參投。在本輪融資中，芯華章既有股東紅杉寬帶數字產業基金、高瓴創投、高榕資本、大數長青持續支持，皆在本輪堅定跟投。Pre-B輪融資將繼續投入吸引全球尖端人才加入芯華章，啟動EDA 2.0下一階段的研究及技術創新。
芯華章成立僅一年多時間，在人才團隊建設、技術與商業模式創新、全新生態構建等全方位突破，不僅明確了研發路徑且正逐步實踐產品研發計劃。作為一家創新驅動的硬科技公司，芯華章已完成對EDA 2.0的第一階段研究，即將公布成果，此階段研究將有助于確立其研發下一代EDA的技術路徑，提高集成電路產業鏈整體效能，全面支撐未來數字化發展。
云鋒基金合伙人夏曉燕表示：“中國經濟將在新一輪技術變革中快速崛起，這是一次巨大的機會。我們始終關注在產業數字化下，底層核心技術突破驅動產業創新的生態協同效應。芯華章團隊兼具EDA、深度學習、云技術和芯片設計的綜合背景，是國內EDA領域成長勢頭最強的企業。我們看好芯華章團隊創造集成電路設計新方法學與全新生態圈的戰略目標，期待芯華章可以一展抱負，成為EDA新技術的引領者。”
經緯中國合伙人王華東表示：“芯華章的EDA 2.0研究正在引領EDA領域的顛覆式創新，以滿足未來數字化社會的高要求。EDA2.0不僅具有高技術壁壘，同時將促進半導體行業的發展，在人工智能、云計算、汽車電子等多個應用領域都有機會促進行業的快速演進。
展開 華大九天潛心力作，異構仿真助力設計驗證再加速
同時，華大九天還發布了三款重磅新品，GPU-Turbo模擬電路異構仿真系統Empyrean ALPS-GT、超快速Monte Carlo分析方案Empyrean Mcfly及AI-Powered IP質量智能驗證方案Empyrean Qualib。
華大九天是首批落戶南京江北新區軟件園的集成電路企業之一，他們所專注的EDA工具研發是集成電路設計中的關鍵環節，是南京建設“兩城一中心”產業鏈中的重要組成部分。
東南大學首席教授、南京集成電路產業服務中心主任時龍興表示：“EDA工具和關鍵IP是目前我國集成電路設計中的短板，“工欲興其事，必先利其器”，沒有自主可控流程設計能力，沒有優秀的EDA和IP供給能力對本土的集成電路發展制約極大。”
換句話說，EDA是集成電路產業進一步發展、實現自主可控的核心要素。華大九天落戶江北新區，新區將支持華大九天在人才方面的需求，通過校企合作、人才培訓以及科研院所的合作來促進其發展，助力國產EDA的進步。
（東南大學首席教授、南京集成電路產業服務中心主任 時龍興）
EDA作為IC設計中的利器在國際市場上的表現如何？與全球EDA發展情況相比，本土EDA工具在國內市場是什么狀況？未來，國產EDA應該如何發展？華大九天總經理楊曉東就這些問題做出了分析。
楊曉東介紹：“2012至2017年，全球EDA市場增加了$1.13B，在此期間，中國EDA市場增加了$294M。其中，2017年全球IC設計收益為$80.6B，EDA的收益占比為7.4%，但2017年中國EDA占國內IC設計的收益比僅為1.7%。這些數據表明，中國EDA市場成長雖然迅速，但投入比例仍然遠低于國際同行。”
展開 Chiplet技術帶來的新“四化”
由于IO的增量化，Chiplet的設計也對EDA軟件提出了新的挑戰，Chiplet技術需要EDA工具從架構探索、芯片設計、物理及封裝實現等提供全面支持，以在各個流程提供智能、優化的輔助，避免人為引入問題和錯誤。
Cadence、Synopsys、Siemens EDA(Mentor)等傳統的集成電路EDA公司都相繼推出支撐Chiplet集成的設計仿真驗證工具。
例如Siemens EDA推出的XSI+XPD+Hyperlynx DRC+Calibre 3DSTACK設計驗證套件，為Chiplet及高密度先進封裝HDAP技術提供了高效的設計環境和可靠的質量控制保證，已經在TSMC的CoWoS和INFO等流程中得到應用。詳細的設計、仿真、驗證方法，請參考即將出版的新書《基于SiP技術的微系統》。
總 結
從基爾比開始，同構集成技術經過六十多年的發展，已經相當成熟，并逐漸走向極致，同時，摩爾定律以指數增長的趨勢也難以為繼，人類必須尋找一種新的集成方式來進行延續，這就是異構集成。
異構集成以更靈活的方式讓功能單位在系統空間進行集成，并讓系統空間的功能密度持續增長，只是這種增長不再以指數方式增長。
異構集成的單元可稱之為Chiplet，Chiplet技術給集成電路產業帶來了新的變化，該技術既有新的優勢也帶來了新的挑戰。
總結一下，Chiplet帶給集成技術的新變化就是：IP芯片化、集成異構化、集成異質化、IO增量化，我們稱之為Chiplet技術帶來的新“四化”。
展開 FLOTHERM的介紹
FLOGATE（EDA）-電子電路設計軟件（EDA）接口模塊，完全兼容業界通行的IDF格式文件，支持CADENCE，MENTOR GRAPHIC，ZUKEN等大型EDA軟件，可以大大減少對復雜PCB模型的建模時間。
FLOPACK-基于互聯網的IC封裝熱分析模型庫, FLOPACK是目前全球唯一的IC封裝熱分析模型庫，也是JEDEC組織向全球推廣的唯一熱模型標準。利用FLOPACK模型庫，電子熱分析人員可以快速獲得各種標準芯片封裝的DELPHI熱阻網絡模型和詳細熱分析模型以及雙熱阻模型。大大方便熱設計人員了解以前幾乎不可能獲得的芯片內部完整溫度分布和準確的芯片結溫與殼溫。
FLOTRESS---IC封裝與PCB熱應力分析模塊，利用FLOTHERM的模型并直接讀取FLOTHERM分析的熱場分布數據結合FLOSTRESS自帶的有限元求解器，對IC封裝與PCB進行熱應力應變的深入分析。
www.smartparts3d.com基于互聯網的免費模型庫，由于Flomerics公司在電子散熱和EMC分析領域的領導地位，本公司還建立了得到全球眾多主流廠商支持的www.smartparts3d.com公用模型數據庫網站，用戶可以很容易地從www.smartparts3d.com數據庫網站直接下載IC、散熱片、風扇、電源模塊、濾網以及各種材料的FLOTHERM、FLO/EMC軟件模型用于產品整體分析。
與FLO/EMC電磁兼容分析軟件共享分析模型，一次建模就可以同時進行電磁兼容性分析和熱分析。這可以大大加快結構設計人員獲得優化設計方案的速度并避免了模型不一致帶來的設計沖突。
展開 干貨 | Chiplet帶來的新變化
由于IO的增量化，Chiplet的設計也對EDA軟件提出了新的挑戰，Chiplet技術需要EDA工具從架構探索、芯片設計、物理及封裝實現等提供全面支持，以在各個流程提供智能、優化的輔助，避免人為引入問題和錯誤。
Cadence、Synopsys、Siemens EDA(Mentor)等傳統的集成電路EDA公司都相繼推出支撐Chiplet集成的設計仿真驗證工具。
總 結
從基爾比開始，同構集成技術經過六十多年的發展，已經相當成熟，并逐漸走向極致，同時，摩爾定律以指數增長的趨勢也難以為繼，人類必須尋找一種新的集成方式來進行延續，這就是異構集成。
異構集成以更靈活的方式讓功能單位在系統空間進行集成，并讓系統空間的功能密度持續增長，只是這種增長不再以指數方式增長。
異構集成的單元可稱之為Chiplet，Chiplet技術給集成電路產業帶來了新的變化，該技術既有新的優勢也帶來了新的挑戰。
總結一下，Chiplet帶給集成技術的新變化就是：IP芯片化、集成異構化、集成異質化、IO增量化，我們稱之為Chiplet技術帶來的新“四化”。
展開 智芯文庫 | Chiplet技術帶來的新“四化”
由于IO的增量化，Chiplet的設計也對EDA軟件提出了新的挑戰，Chiplet技術需要EDA工具從架構探索、芯片設計、物理及封裝實現等提供全面支持，以在各個流程提供智能、優化的輔助，避免人為引入問題和錯誤。
Cadence、Synopsys、Siemens EDA(Mentor)等傳統的集成電路EDA公司都相繼推出支撐Chiplet集成的設計仿真驗證工具。
例如Siemens EDA推出的XSI+XPD+Hyperlynx DRC+Calibre 3DSTACK設計驗證套件，為Chiplet及高密度先進封裝HDAP技術提供了高效的設計環境和可靠的質量控制保證，已經在TSMC的CoWoS和INFO等流程中得到應用。詳細的設計、仿真、驗證方法，請參考即將出版的新書《基于SiP技術的微系統》。
總 結
從基爾比開始，同構集成技術經過六十多年的發展，已經相當成熟，并逐漸走向極致，同時，摩爾定律以指數增長的趨勢也難以為繼，人類必須尋找一種新的集成方式來進行延續，這就是異構集成。
異構集成以更靈活的方式讓功能單位在系統空間進行集成，并讓系統空間的功能密度持續增長，只是這種增長不再以指數方式增長。
異構集成的單元可稱之為Chiplet，Chiplet技術給集成電路產業帶來了新的變化，該技術既有新的優勢也帶來了新的挑戰。
總結一下，Chiplet帶給集成技術的新變化就是：IP芯片化、集成異構化、集成異質化、IO增量化，我們稱之為Chiplet技術帶來的新“四化”。
| 來源：SiP與先進封裝技術，Suny Li
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FPGA：AI ASIC的必經之路？
Hardware Emulator，領域專用的FPGA
隨著集成電路EDA工具的發展，一個兼具良好debug性能，又可接近原型功能提供軟件開發的便利的新型SoC系統開發工具正在崛起——hardware emulator（硬件模擬器）。可以說它兼具了simulation和prototype的優點，又在很大程度上彌補了缺點。目前主流的EDA工具開發商均提供emulator平臺，并且期望在不遠的將來，實現以emulator為中心的SoC開發流程。Synopsys 家的Zebu，Cadence家的Palladium和Mentor家的Veloce。其中Zebu就是以Xilinx的高端FPGA為基本元件搭建的。
從技術角度上，FPGA emulation 和 prototype的差別在于——emulator的RTL mapping是將原本的RTL分解映射（partition）到多塊FPGA上，每塊FPGA本身還集成了用于debug的觀測硬件部分的代碼。在Partition同時，設計EDA軟件還關注模塊間的通信行為，通過FPGA集成的高速傳輸（high speed link）和路由（router）特性完成實現SoC partition，避免了在單一FPGA中硬件資源受限制的問題。
下圖從性能的角度比較了以FPGA為核心的原型驗證平臺與模擬器平臺的上的區別。可以發現，emulator雖然在速度上并不具有優勢，但是，其在內部數據的可觀測性，以及由此帶來的debug的可實現性能，均具有明顯的優勢。
展開 中芯國際回應業務未涉及石墨烯晶圓，網友質疑萬物皆可石墨烯？石墨烯芯片到底是什么？
例如他們使用目前標準的芯片設計EDA軟件來實現電路設計，利用以硅基芯片兼容的材料和工藝制備，從而得到14000個碳基晶體管組成的集成電路。這種處理方式更實用，也可以讓碳基芯片設計更復雜的電路，更快實現產業變現。
但MIT當前的微處理器工作性能還是硬傷，更像是把硅基芯片中的一些硅基晶體管替換成碳管晶體管，設計電路的運行速度仍然停留在M赫茲，處在硅基芯片30年前的水平，無法超越硅基芯片，更是遠遠未達到碳納米管電路應有的水平。
而北大的工作解決了大面積、高密度碳納米管的排列問題，制造的小型碳基集成電路性能已經超越了硅基集成電路，展示了碳管陣列，可以滿足超大規模集成電路的材料需求。而且這種獨特的碳管制備工藝可以批量生產。
#碳基芯片的應用難點#
根據研究報道，石墨烯芯片看來是個不錯的方向，其實應用制造難度也很大。
首先，我們要提煉純凈的石墨烯，這是難點之一。目前來看，成本相當高，提純1克需要5000元。
其次，純凈的石墨烯沒法做成邏輯電路，需要改良形態，把石墨烯改造成碳納米管，以此來充當半導體，石墨烯充當導電溝道。現在的硅基芯片則不同，我們只需做提純工作，地球上的硅元素太豐富了，成本也不高。純凈的硅晶片就是制造芯片的絕佳材料。
第三呢，碳基芯片或許不需要光刻機，直接在石墨烯晶圓上切片、刻蝕和注入離子。雖然繞過了5nm光刻機，可碳基芯片的量產落地，肯定也需要用到類似的高精度設備。
展開 一篇文章入門“求解器”開發(全篇)
電路分析中，針對元器件在橫截面無變化的結構，可以將三維轉成二維結構計算，流體也有類似的簡化操作。二維分析相比三維分析網格數更少，更容易計算，也更容易驗證求解器原型
3. EDA中的2.5維分析。
2.5D仿真上世紀80年代由James C.Rautio博士提出，適合EDA電路中的層狀結構分析，即使用三維全波公式，使用邊界元/矩量法，考慮Z方向的結構厚度，不考慮
Z方向的電流磁場變化。在某些場合下，2.5D計算結果優于3D，缺點是不能處理非層狀，比如Bondwire結構，且對于邊緣效應，介質精確建模等效率不高
4.
對稱結構
。當整體結構出現兩面，四面對稱，可以采用對稱單元，如兩面對稱可以只計算1/2模型，大幅減少計算量，需要額外處理的是對稱面的邊界和工況
5. 模型清理。在前處理階段會進行
幾何修復和清理
，但也有在計算階段發現問題，需要對計算模型修復清理。這個要求加強網格處理和求解器之間的關聯處理
6. 計算光學主要分為
幾何光學和波動光學：幾何光學應用于物體尺度大于波長的光學現象，它是通過
追蹤光線
來描述光在光學系統中傳播的方法，適用于解決如透鏡成像、折射、反射等問題；波動光學應用于物體尺度小于波長的光學現象，它是通過求解
麥克斯韋方程組
來描述光的傳播，適用于解決如衍射、干涉、光柵作用等問題
7. 結構中的
模態分析主要用于確定模型的振動特性，即固有頻率，振型，阻尼等參數，是結構受動態荷載分析中的重要參數，也是瞬態動力學，諧響應分析，譜分析等仿真內容的基礎
8.
展開 主要工業軟件盤點（上）
EDA 」
電子設計自動化（electronic design automation，EDA）是指利用計算機輔助工具完成大規模集成電路芯片的功能設計、綜合、驗證、物理設計等流程的設計。CIMdata將EDA定義為設計、分析、仿真和制造電子系統的工具，包括從印刷電路板到集成電路。由于EDA涉及電子設計的各個方面，這使得EDA軟件也非常多，可以歸納為電子電路設計及仿真工具、PCB設計軟件、PLD設計軟件、IC設計軟件等類別。EDA的核心功能包括數字系統的設計流程、印權刷電路板圖設計、可編程邏輯器件及設計方法、硬件描述語言VHDL、EDA開發工具等。當前，EDA已成為集成電路產業鏈的命脈，從芯片設計、晶圓制造、封裝測試，到電子產品的設計，都離不開EDA工具。
「 6. CAPP 」
計算機輔助工藝規劃（computer aided process planning，CAPP）軟件，包括工藝方案設計、工藝路線制訂、工藝規程設計、工藝定額編制等制造工藝設計的相關工作。CAPP是連接產品設計與制造的紐帶，將產品設計信息轉變為制造工藝信息。CAPP技術可分為卡片式工藝編制和結構化工藝設計。卡片式工藝編制采用“所見即所得”的形式填寫工藝卡片，還可通過OLE等方式引入CAD工具完成工藝簡圖的繪制，可明顯提高工藝編制的效率。但是，卡片式工藝編制因與產品數字模型脫節，缺乏產品結構信息。結構化工藝規劃軟件基于三維CAD環境，關注工藝設計數據的產生與管理，可以實現對加工和裝配工藝的可視化，物料、工藝資源、工藝知識均數據化、模型化，可以通過PLM/PDM系統承接設計BOM、設計模型，用于制造BOM的構建、SOP的內容編制，在編制過程中可對物料、工藝資源庫、工藝知識庫信息檢索填寫，提高編制效率和準確性，支持協同工藝設計以及工藝信息的版本管理。
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