其多線程并行檢查、結構化問題閉環、跨工具鏈協同等創新功能，不僅解決了傳統人工評審的效率瓶頸，更為中國電子設計自動化（EDA）產業的高端突破提供了關鍵支撐。隨著方案的持續迭代，其有望成為全球電子系統研發管理的標桿。

對于小型、大功率、低引腳數的封裝，電路板上走線的長度尺度在數量級方面與封裝類似，因此在電子設計自動化 (EDA) 系統提供這些信息之前，有必要在與封裝類似的幾何細節級別上對這些特性進行建模。例如，在對封裝進行詳細建模時，代表TO封裝上所焊接的銅墊，以及封裝上的局部走線。

文章來源：EDA365電子論壇 END

我們 Cadence 尚未投資用于 CFD 的 VR 技術或我們傳統的 EDA 設計。迄今為止，InspectAR是適用于 PCB 的最佳可用內部 AR 技術，可以幫助團隊高效地與其設計交互，以查看 PCB 上設計數據的疊加。它有助于找到測量的正確引腳，并且項目中的多個用戶可以同時訪問數據。用戶還可以留下必要的評論以供細讀。AR可以應用于CFD模擬和后處理，以實現用戶友好的可視化和數據交互。

我們在 Cadence 還沒有為 CFD 或我們的傳統 EDA 設計投資 VR 技術。到目前為止，InspectAR是適用于 PCB 的最佳可用內部 AR 技術，可以幫助團隊有效地與其設計交互，以查看設計數據在 PCB 上的疊加。它有助于定位用于測量的權限引腳，并且項目中的多個用戶可以同時訪問數據。用戶還可以留下必要的評論以供閱讀。

SiP 將多個芯片和器件塑封在一個封裝尺寸內，從物理結構方面將很難被破解； 內部互聯線變短，芯片和芯片之間取消封裝引腳，取而代之的是鍵合線及基板上的導線，寄生電容、電阻、 電感數量級減小，因此功耗、傳輸延時也會隨之降低，顯著地提升了電路的電性能； 傳輸路徑變短，對外產生的干擾也相對減小，可降低噪聲和EMI問題。

EDA/IP 是公司傳統業務，圖元 EDA 是美國 Cadence 官方授權合作伙伴。EDA 運維團隊具有管理數千臺 EDA 服務器/工作站集群的能力和經驗，我們的 CAD 專業服務團隊承 諾EDA平臺的平穩運行，幫助設計公司的芯片早日 Tapeout， 產品更快的 time to market。 設計服務團隊核心成員的平均從業經歷超過十年。

更多的芯片面積意味著更多的引腳、更多的集成功能，但這也是成本失控的絕妙方法。并且芯片尺寸已經達到極限。 因此，收縮已經放緩，芯片尺寸無法增長得更大，設計也受到pad的限制，這些是唯一的問題嗎? 不是，硅單元經濟學也遇到了障礙。

2.驅動信號從驅動電路拉倒IC驅動引腳，注意不要干擾到CS腳；如圖走線三根線并排走，并且將地線走在驅動先和CS線中間起到一定屏蔽作用； 3.雙面板最好將IC一層鋪地屏蔽，鋪地的網絡一定要從IC GND引出，非關鍵信號GND可直接打過孔，關鍵信號地需要單點接地，直接接IC； 4.FB反饋網絡信號注意查分走線并且單點接IC； 5.RCD吸收網絡不要放在主回路； 6.VCC的整流濾波地需要接主功率地

EDA設計工具在SiP實現流程中占有舉足輕重的地位。文章在介紹Cadence 產品的基礎上，同時梳理和補全了業界常用的其他幾大EDA公司的主流SiP設計與仿真工具。供大家參考和學習。