PoP封裝
關注創建者：匿名 創建時間：2021-11-02
PoP封裝的實例教程
作品賞析（4）| PoP封裝微系統高速并行和串行信號通道設計
內容簡介
隨著電子系統走向小型化、高功能密度集成，以PoP為代表的三維立體封裝在微系統中應用越來越廣。互連通道從平面傳輸線走向垂直結構，平面和垂直的過渡、阻抗不連續、多節點網絡的拓撲結構和高密度布線，在此立體小尺度結構下，反射、串擾、衰減嚴重制約了高速并行和串行信號的傳輸性能。本論文，開展了芯片/封裝/系統協同、場路協同的仿真方法研究，通過對PoP封裝中立體互連通道的參數化建模和多參數綜合影響分析、拓撲結構和端接匹配優化、芯片特性與通道協同優化，提出了PoP微系統中信號通道的設計方法，保障了高速信號的完整性。
關于作者
王艷玲 | 西安微電子技術研究所研究員
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展開 按照他們的報道，A12是采用PoP封裝，帶有Micron MT53D512M64D4SB-046 XT：E 4GB移動LPDDR4x SDRAM（在我們的型號中）。
Techinsights通過對北美型號的A1921拆解，發現當中有Micron MT53系列LPDDR4X SDRAM。澳大利亞型號A2097 / A2101的另一個拆解還包含Micron SDRAM插座。那么這是否意味著Micron是SDRAM插槽的唯一所有者？在他們看來，這還為時過早。因為到目前為止我們只看到了幾個不同的SKU。但隨著我們開放進行深入檢查A12所需的更多單元，我們將學到更多。
Techinsights提供的A12剖面圖標注
根據他們的確認，A12的應用處理器芯片顯示芯片標記TMJA46。die size為9.89mm x 8.42mm = 83.27 mm 2，與A11相比僅有5％的die微縮。
但科技博客anandtech則根據他們的想法，提供了一個修改過的A12芯片標注。
AnandTech修改了TechInsights Apple A12 Die Shot
我們看到上圖中間左側有兩個大核心，旁邊是TechInsights標記為NPU的核心。核心已經看到了一些更大的重組，這在L1數據緩存的SRAM上表現最明顯。通過測試，我們可以確定它的大小為128KB，比去年的64KB A11內核大兩倍。我們也同樣看到L1指令高速緩存宏單元加倍 ，這可能意味著這這也增加到128KB。
CPU復雜緩存的大小與A11大致相同，唯一的區別是以更干凈的方式重新布局。
小核心位于底部中心，這四個核心圍繞在L2緩存邏輯和存儲體的周圍。
展開 __biz=MzI2NzMyNjI2Nw==&mid=2247531741&idx=4&sn=a4f3ccfb57d7a306048e9b8d5372c158&scene=21#wechat_redirect" rel="noopener noreferrer" target="_blank"><strong>用戶作品賞析 | PoP封裝微系統高速并行和串行信號通道設計</strong></a></p><p><br></p><p><br></p><p><br></p><figure style="text-align: center;" class="ql-align-center">
<figure class="figure-image" contenteditable="false" data-img="https://img.jishulink.com/202505/attachment/b6e7bdb5a6bb4c9eb3acfffaefb3bea9.png" style="display: inline-block;" data-regular="true">
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展開 而一直以來，三星與臺積電共同分享蘋果訂單，但臺積電推出的晶圓級扇出封裝技術讓其獨享蘋果訂單，這就讓三星對3D封裝有了更多的興趣，于是他們推出了可與臺積電晶圓級扇出型封裝（InFO）抗衡的FOPLP-PoP封裝，其目標2019年前為新制程建立量產系統，藉此贏回蘋果供應訂單。
雖然，三星一直在臺積電后面不斷追趕，看似追的很吃力，但根據其在2018年三星晶圓代工論壇日本會議上，有高管表示2018年晚些時候三星會推出7nm FinFET EUV工藝，而8nm LPU工藝也會開始風險試產，2019年則會推出5/4nm FinFET EUV工藝，同時開始18nm FD-SOI工藝的風險試產。2020年三星則會推出3nm EUV工藝。
而從市場上看，鉅亨網消息顯示，三星晶圓代工已宣布打造名為 SAFE的完整生態圈，在合作伙伴上，三星晶圓代工并已選擇智原為重要 IC 設計服務合作伙伴，除數款 10 納米芯片將在今年底前完成設計定案（tape-out），明年還將進階至 7 納米及 8 納米等先進制程世代。智原也將配合三星晶圓代工的先進封裝制程，針對 FOPLP-PoP 及 I-Cube 等 2.5D/3D 封裝制程，及明年將推出的 3D SiP 封裝制程等，提供相對應方案，并爭取人工智能 (AI)、高效能運算 (HPC) 等 ASIC 委托設計及量產訂單。
相對于三星在7nm EUV工藝上的布局，臺積電要到第二代7nm工藝N7+上才會使用EUV工藝。而由此，我們不難看出三星想以7nm EUV工藝翻身，來分享先進制程帶來的收益。
英特爾也向3D封裝找出路
困于10nm的英特爾也在這方面尋找新的機會。
展開 Tseng et al., ECTC 2016, pp 1）
圖5展示了臺積電InFO技術，通過將芯片埋入模塑料，以銅柱實現三維封裝互連。InFO技術為蘋果A10、A11、A12處理器和存儲器的PoP封裝提供了新的封裝方案，拓展了WL-FO的應用，讓Fan-Out技術成為行業熱點。
A11處理器尺寸10mm×8.7mm, 比A10處理器小30%以上，塑封后表面3層布線，線寬8μm，密度并不高，主要原因還是重構模塑料圓片表面布線良率和可靠性問題。A11處理器InFO PoP的封裝尺寸13.9×14.8mm，與A10相比小8%，厚度790μm。臺積電InFO技術的成功得益于強大的研發能力和商業合作模式。推出InFO技術，是為了提供AP制造和封裝整體解決方案，即使在最初良率很低的情況下，臺積電也能持續進行良率提升，這對封測廠來說是不可能的。
InFO技術的巨大成功推動制造業、封測業以及基板企業投入了大量人力物力開展三維扇出技術的創新研發。業界也發現，很多原本需要2.5D TSV轉接板封裝可以通過三維扇出來完成，解決了TSV轉接板成本太高，工藝太復雜的問題。
根據不同產品類別，臺積電的InFO技術發展也將隨之進行調整，推出適用于HPC（High Performance Computer）高效能運算電腦的InFO-oS（InFO_on substrate）、服務器及存儲器的InFO-MS（InFO with Memory on Substrate），以及5G通訊天線封裝方面的InFO-AiP（InFO Antennas in Packag）。
2018年臺積電推出InFO_oS技術用于并排封裝兩個芯片，芯片與芯片之間的互連為2um。
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可以看出，系統級封裝已經不再是一種單一的封裝技術，這種 技 術 包 括 引 線 鍵 合、倒 裝 焊、TAB、封 裝 堆 疊( PoP) 、封裝嵌入( PiP) 、芯片堆疊( CoC) 、圓片級封裝( WLP) 、硅通孔( TSV) 、埋入式基板等封裝工藝的混合開發和集成。SiP 綜合了多種封裝工藝，內部結構復雜，使用材料多樣，這導致了其面臨著更加復雜的可靠性問題。
作品賞析（4）| PoP封裝微系統高速并行和串行信號通道設計
內容簡介
隨著電子系統走向小型化、高功能密度集成，以PoP為代表的三維立體封裝在微系統中應用越來越廣。
3DSiP可實現較高的封裝效率，能最大限度地發揮SiP的技術優勢，是實現系統集成的最為有效的技術途徑，實際上涉及多種先進的封裝技術，包括封裝堆疊（PoP）、芯片堆疊（CoC）、硅通孔（TSV）、埋入式基板（Embedded Substrate）等，也涉及引線鍵合、倒裝芯片、微凸點等其他封裝工藝。
處理器采取疊層封裝技術（Package On Package，POP），上部封裝為DRAM，下部封裝為處理器。
圖1：2021年1月發售的小米“Mi 11”。（圖片出自：Technology Analyze Everything）
“Mi 11”在攝像頭上也十分出色，搭載108M（1億800萬）像素的CMOS圖像處理器。
處理器采取疊層封裝技術（Package On Package，POP），上部封裝為DRAM，下部封裝為處理器。
圖1：2021年1月發售的小米“Mi 11”。（圖片出自：Technology Analyze Everything）
“Mi 11”在攝像頭上也十分出色，搭載108M（1億800萬）像素的CMOS圖像處理器。
A11處理器InFO PoP的封裝尺寸13.9×14.8mm，與A10相比小8%，厚度790μm。臺積電InFO技術的成功得益于強大的研發能力和商業合作模式。推出InFO技術，是為了提供AP制造和封裝整體解決方案，即使在最初良率很低的情況下，臺積電也能持續進行良率提升，這對封測廠來說是不可能的。
時下先進的2.5D IC / 3D IC封裝技術，包括通過硅通孔（TSV），管芯和晶片堆疊，系統封裝（SiP），層疊封裝（PoP），高級晶圓級封裝（WLP），將成為5G芯片封裝設計的主流選擇。短互連路徑由于提高了I / O速度，堆疊芯片之間的TSV實現更高的性能。它們還消耗較低的功率，因為堆疊了多個管芯，因此減小了電容并減小了尺寸。
而一直以來，三星與臺積電共同分享蘋果訂單，但臺積電推出的晶圓級扇出封裝技術讓其獨享蘋果訂單，這就讓三星對3D封裝有了更多的興趣，于是他們推出了可與臺積電晶圓級扇出型封裝（InFO）抗衡的FOPLP-PoP封裝，其目標2019年前為新制程建立量產系統，藉此贏回蘋果供應訂單。
這是透過矽穿封裝孔(TPV)來達成的，并能進一步實現層疊封裝(POP)設計。與TSV不同，TPV比較像傳統使用的通孔(Via)，因此較不用擔憂良率與可靠性。當要在封裝中整合第三方DRAM時，此作法特別有用。
