PoP封裝的案例
用戶作品賞析 | PoP封裝微系統高速并行和串行信號通道設計
作品賞析（4）| PoP封裝微系統高速并行和串行信號通道設計
內容簡介
隨著電子系統走向小型化、高功能密度集成，以PoP為代表的三維立體封裝在微系統中應用越來越廣。互連通道從平面傳輸線走向垂直結構，平面和垂直的過渡、阻抗不連續、多節點網絡的拓撲結構和高密度布線，在此立體小尺度結構下，反射、串擾、衰減嚴重制約了高速并行和串行信號的傳輸性能。本論文，開展了芯片/封裝/系統協同、場路協同的仿真方法研究，通過對PoP封裝中立體互連通道的參數化建模和多參數綜合影響分析、拓撲結構和端接匹配優化、芯片特性與通道協同優化，提出了PoP微系統中信號通道的設計方法，保障了高速信號的完整性。
關于作者
王艷玲 | 西安微電子技術研究所研究員
獲獎作品一覽
展開 蘋果A12 芯片Die剖面圖曝光：CPU進行了重新設計
按照他們的報道，A12是采用PoP封裝，帶有Micron MT53D512M64D4SB-046 XT：E 4GB移動LPDDR4x SDRAM（在我們的型號中）。
Techinsights通過對北美型號的A1921拆解，發現當中有Micron MT53系列LPDDR4X SDRAM。澳大利亞型號A2097 / A2101的另一個拆解還包含Micron SDRAM插座。那么這是否意味著Micron是SDRAM插槽的唯一所有者？在他們看來，這還為時過早。因為到目前為止我們只看到了幾個不同的SKU。但隨著我們開放進行深入檢查A12所需的更多單元，我們將學到更多。
Techinsights提供的A12剖面圖標注
根據他們的確認，A12的應用處理器芯片顯示芯片標記TMJA46。die size為9.89mm x 8.42mm = 83.27 mm 2，與A11相比僅有5％的die微縮。
但科技博客anandtech則根據他們的想法，提供了一個修改過的A12芯片標注。
AnandTech修改了TechInsights Apple A12 Die Shot
我們看到上圖中間左側有兩個大核心，旁邊是TechInsights標記為NPU的核心。核心已經看到了一些更大的重組，這在L1數據緩存的SRAM上表現最明顯。通過測試，我們可以確定它的大小為128KB，比去年的64KB A11內核大兩倍。我們也同樣看到L1指令高速緩存宏單元加倍 ，這可能意味著這這也增加到128KB。
CPU復雜緩存的大小與A11大致相同，唯一的區別是以更干凈的方式重新布局。
小核心位于底部中心，這四個核心圍繞在L2緩存邏輯和存儲體的周圍。
展開 電磁仿真 | 多階PCB+PKG過孔自動建模和S參數AI瞬仿
__biz=MzI2NzMyNjI2Nw==&mid=2247531741&idx=4&sn=a4f3ccfb57d7a306048e9b8d5372c158&scene=21#wechat_redirect" rel="noopener noreferrer" target="_blank"><strong>用戶作品賞析 | PoP封裝微系統高速并行和串行信號通道設計</strong></a></p><p><br></p><p><br></p><p><br></p><figure style="text-align: center;" class="ql-align-center">
<figure class="figure-image" contenteditable="false" data-img="https://img.jishulink.com/202505/attachment/b6e7bdb5a6bb4c9eb3acfffaefb3bea9.png" style="display: inline-block;" data-regular="true">
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展開 后摩爾定律時代，3D封裝競爭硝煙已起
而一直以來，三星與臺積電共同分享蘋果訂單，但臺積電推出的晶圓級扇出封裝技術讓其獨享蘋果訂單，這就讓三星對3D封裝有了更多的興趣，于是他們推出了可與臺積電晶圓級扇出型封裝（InFO）抗衡的FOPLP-PoP封裝，其目標2019年前為新制程建立量產系統，藉此贏回蘋果供應訂單。
雖然，三星一直在臺積電后面不斷追趕，看似追的很吃力，但根據其在2018年三星晶圓代工論壇日本會議上，有高管表示2018年晚些時候三星會推出7nm FinFET EUV工藝，而8nm LPU工藝也會開始風險試產，2019年則會推出5/4nm FinFET EUV工藝，同時開始18nm FD-SOI工藝的風險試產。2020年三星則會推出3nm EUV工藝。
而從市場上看，鉅亨網消息顯示，三星晶圓代工已宣布打造名為 SAFE的完整生態圈，在合作伙伴上，三星晶圓代工并已選擇智原為重要 IC 設計服務合作伙伴，除數款 10 納米芯片將在今年底前完成設計定案（tape-out），明年還將進階至 7 納米及 8 納米等先進制程世代。智原也將配合三星晶圓代工的先進封裝制程，針對 FOPLP-PoP 及 I-Cube 等 2.5D/3D 封裝制程，及明年將推出的 3D SiP 封裝制程等，提供相對應方案，并爭取人工智能 (AI)、高效能運算 (HPC) 等 ASIC 委托設計及量產訂單。
相對于三星在7nm EUV工藝上的布局，臺積電要到第二代7nm工藝N7+上才會使用EUV工藝。而由此，我們不難看出三星想以7nm EUV工藝翻身，來分享先進制程帶來的收益。
英特爾也向3D封裝找出路
困于10nm的英特爾也在這方面尋找新的機會。
展開 
盤點2020三維封裝技術創新發展！
Tseng et al., ECTC 2016, pp 1）
圖5展示了臺積電InFO技術，通過將芯片埋入模塑料，以銅柱實現三維封裝互連。InFO技術為蘋果A10、A11、A12處理器和存儲器的PoP封裝提供了新的封裝方案，拓展了WL-FO的應用，讓Fan-Out技術成為行業熱點。
A11處理器尺寸10mm×8.7mm, 比A10處理器小30%以上，塑封后表面3層布線，線寬8μm，密度并不高，主要原因還是重構模塑料圓片表面布線良率和可靠性問題。A11處理器InFO PoP的封裝尺寸13.9×14.8mm，與A10相比小8%，厚度790μm。臺積電InFO技術的成功得益于強大的研發能力和商業合作模式。推出InFO技術，是為了提供AP制造和封裝整體解決方案，即使在最初良率很低的情況下，臺積電也能持續進行良率提升，這對封測廠來說是不可能的。
InFO技術的巨大成功推動制造業、封測業以及基板企業投入了大量人力物力開展三維扇出技術的創新研發。業界也發現，很多原本需要2.5D TSV轉接板封裝可以通過三維扇出來完成，解決了TSV轉接板成本太高，工藝太復雜的問題。
根據不同產品類別，臺積電的InFO技術發展也將隨之進行調整，推出適用于HPC（High Performance Computer）高效能運算電腦的InFO-oS（InFO_on substrate）、服務器及存儲器的InFO-MS（InFO with Memory on Substrate），以及5G通訊天線封裝方面的InFO-AiP（InFO Antennas in Packag）。
2018年臺積電推出InFO_oS技術用于并排封裝兩個芯片，芯片與芯片之間的互連為2um。
展開 手機內存專業名詞起底：忽悠 接著忽悠
LPDDR3同LPDDR2一樣，支持PoP堆疊封裝和獨立封裝，滿足不同類型移動設備的需要，而且引入了全新的技術，如確保內存運行于業內最快輸 入總線速度的同時，維持數據輸入設定、指令與地址輸入時序均滿足需求的Write-Leveling and CA Training(寫入均衡與指令地址調馴)，相較于LPDDR2進步較大。
LPDDR4是全新的技術，在性能和集成度上較LPDDR3提高了一倍。也是得益于此，LPDDR4的運行電壓降為1.1V，因此在功能和處理速度提高的同時，反而可以帶來40%的節電量，使電源處于最優狀態，更加適用于大屏幕移動設備。
3、eMMC 5.0和UFS 2.0
說完RAM標準，我們來談談ROM標準。目前市面上主流的ROM標準有兩種——eMMC 5.0和UFS 2.0。前者有更成熟的生產工藝，后者有更強大的性能。
eMMC的全稱為“embedded Multi Media Card”，是由MMC協會所訂立的、主要是針對手機或平板電腦等產品的內嵌式存儲器標準規格。eMMC的一個明顯優勢是在封裝中集成了一個控制器，它提供標準接口并管理閃存，eMMC利用的是它將主控制器、閃存顆粒整合到了一個小的BGA封裝內。
2013年7月29日三星開始量產行業首款eMMC 5.0存儲產品，其讀取速度為400MB/s，但是因為使用的是8位并行界面，因此性能潛力已經基本到達瓶頸，以最新的eMMC 5.1規范來說，其理論帶寬為600MB/s左右，性能的大提升基本是不可能的了。
與eMMC不同，UFS 2.0的閃存規格則采用了新的標準，它使用的是串行界面，很像PATA、SATA的轉換，并且它支持全雙工運行，可同時讀寫操作，還支持指令隊列。相比之下，eMMC是半雙工，讀寫必須分開執行，指令也是打包的，在速度上就已經是略遜一籌了。
展開 深入分析5nm芯片
處理器采取疊層封裝技術（Package On Package，POP），上部封裝為DRAM，下部封裝為處理器。
圖1：2021年1月發售的小米“Mi 11”。（圖片出自：Technology Analyze Everything）
“Mi 11”在攝像頭上也十分出色，搭載108M（1億800萬）像素的CMOS圖像處理器。DRAM為8GB的LPDDR5，處理器為美國高通的最新“Snapdragon 888”。也有12GB的DRAM，但此次分解的為8GB產品。
下圖2為2021年1月發布并開始銷售的三星的高端智能手機“Galaxy S21 Ultra 5G”，下圖2為拆下蓋板后，放大了主板和處理器部分的圖片。
圖2:2021年1月三星發布的高端智能手機“Galaxy S21 Ultra 5G”。（圖片出自：Technology Analyze Everything）
處理器與圖1中小米的“Mi 11”一樣，都是高通的“Snapdragon 888”，但DRAM為12GB的LPDDR5。攝像頭與小米一樣為108M像素的CMOS圖像傳感器，且為四眼攝像頭。
與小米“Mi 11”最大的差異是三星的基板為兩層，即小米采用了一封基板，三星采用了兩層基板。
第一層為用于通信的收發器（Transiver）、功率放大器（Power Amplifier），第二層為處理器、存儲器。就高端智能手機而言，蘋果和華為都采用的是兩層基板結構。而且三星的5G手機都是兩層基板構造。“Mi 11”雖然也是高端機型，卻采用了單層基板。此外，小米的基板在降噪方面做了很大努力（本文不做詳細說明）。
展開 深入分析5nm芯片
處理器采取疊層封裝技術（Package On Package，POP），上部封裝為DRAM，下部封裝為處理器。
圖1：2021年1月發售的小米“Mi 11”。（圖片出自：Technology Analyze Everything）
“Mi 11”在攝像頭上也十分出色，搭載108M（1億800萬）像素的CMOS圖像處理器。DRAM為8GB的LPDDR5，處理器為美國高通的最新“Snapdragon 888”。也有12GB的DRAM，但此次分解的為8GB產品。
下圖2為2021年1月發布并開始銷售的三星的高端智能手機“Galaxy S21 Ultra 5G”，下圖2為拆下蓋板后，放大了主板和處理器部分的圖片。
圖2:2021年1月三星發布的高端智能手機“Galaxy S21 Ultra 5G”。（圖片出自：Technology Analyze Everything）
處理器與圖1中小米的“Mi 11”一樣，都是高通的“Snapdragon 888”，但DRAM為12GB的LPDDR5。攝像頭與小米一樣為108M像素的CMOS圖像傳感器，且為四眼攝像頭。
與小米“Mi 11”最大的差異是三星的基板為兩層，即小米采用了一封基板，三星采用了兩層基板。
第一層為用于通信的收發器（Transiver）、功率放大器（Power Amplifier），第二層為處理器、存儲器。就高端智能手機而言，蘋果和華為都采用的是兩層基板結構。而且三星的5G手機都是兩層基板構造。“Mi 11”雖然也是高端機型，卻采用了單層基板。此外，小米的基板在降噪方面做了很大努力（本文不做詳細說明）。
展開 系統級封裝可靠性的研究現狀及存在問題
隨著市場需求的增加以及技術的發展，微電子封裝逐漸走向小型化、集成化和低成本，封裝形式不斷從二維封裝向 3D 的堆疊封裝推進。同時，傳統摩爾定律( Moore's Law) 的特征尺寸不斷接近集成電路技術工藝的物理極限，單純縮小芯片特征尺寸已不能滿足半導體技術和電子產品發展的需求，系統級封裝( System in Package，SiP) 技術從封裝工藝角度成為另一種延續摩爾定律的技術路線，越來越受到關注并得到應用。
從互連技術角度，SiP 可分為兩大類: ① 通過傳統的芯片組裝技術實現多芯片或器件的封裝，如引線鍵合、載帶自動焊( TAB) 、倒裝焊等; ② 通過直接互連實現芯片堆疊，如通過硅通孔( TSV) 技術實現將一個芯片直接連接到另一個芯片上。圖 1 為國際半導體技術藍圖( ITＲS) 總結的當前 SiP 的主要封裝結構。可以看出，系統級封裝已經不再是一種單一的封裝技術，這種 技 術 包 括 引 線 鍵 合、倒 裝 焊、TAB、封 裝 堆 疊( PoP) 、封裝嵌入( PiP) 、芯片堆疊( CoC) 、圓片級封裝( WLP) 、硅通孔( TSV) 、埋入式基板等封裝工藝的混合開發和集成。SiP 綜合了多種封裝工藝，內部結構復雜，使用材料多樣，這導致了其面臨著更加復雜的可靠性問題。
經過多年努力，人們已對 SiP 的可靠性開展了大量的研究工作，并已取得了一定的成果。筆者將介紹SiP 產品在熱應力、機械應力和電磁干擾下的可靠性研究現狀和主要失效機理，并針對航天領域使用的SiP 產品，分析可靠性方面依然存在的問題，并提出相關建議。
展開 三分鐘看懂半導體FOWLP封裝技術！
實現POP設計
歸功于免除了基板與中介層而取得的薄型化優勢，FOWLP能提供額外的垂直空間讓更多的元件可以向上堆疊。這是透過矽穿封裝孔(TPV)來達成的，并能進一步實現層疊封裝(POP)設計。與TSV不同，TPV比較像傳統使用的通孔(Via)，因此較不用擔憂良率與可靠性。當要在封裝中整合第三方DRAM時，此作法特別有用。
封裝整合工具能讓設計資料的互通更為順暢
FOWLP面臨的挑戰
雖然FOWLP可滿足更多I/O數量之需求。然而，如果要大量應用FOWLP技術，首先必須克服以下之各種挑戰問題：
1.焊接點的熱機械行為
因FOWLP的結構與BGA構裝相似，所以FOWLP焊接點的熱機械行為與BGA構裝相同，FOWLP中焊球的關鍵位置在硅晶片面積的下方，其最大熱膨脹系數不匹配點會發生在硅晶片與PCB之間。
2.晶片位置之精確度
在重新建構晶圓時，必須要維持晶片從持取及放置（Pick and Place）于載具上的位置不發生偏移，甚至在鑄模作業時，也不可發生偏移。
展開 5G仿真解決方案 | 電子產品結構可靠性設計及案例詳解
網絡圖片
對于5G設備，比如5G智能手機、網絡環節的片上系統（SoCs）、射頻集成電路（RFIC）等，在有溫度和功耗限制的環境下，需要具備強大的數據處理能力，其可靠性設計是必須重點考慮的一個方面，尤其需要從芯片、封裝、系統多層次考慮其熱可靠性以及結構可靠性。
本文將重點討論電子產品結構可靠性設計方面的典型問題及其仿真解決思路。
01
電子產品對結構可靠性的要求
據美國空軍航空電子整體研究項目（US Air Force Avionics Integrity Program）發現，電子產品失效主要是由溫度、振動、潮濕和粉塵引起。5G電子產品的性能和指標要求就更加苛刻，拿最典型的終端產品——手機來說，其5G功能工作在更高的頻段，物理尺寸更加緊湊，電磁損耗更集中，其性能卻更容易受到溫度的影響，以及受到長時間外部使用環境的影響，因此，其具有更高的結構可靠性要求。
對于電子產品結構可靠性分析來說，可以從部件、系統兩個維度進行分析；當然，電子產品可靠性也是一個復雜的多物理場分析過程。比如5G芯片設備，先進封裝技術是保障5G芯片設備發揮極限性能，且低功耗要求的關鍵技術，高可靠性的封裝就是5G芯片設備能長時間安全運行的保證。
時下先進的2.5D IC / 3D IC封裝技術，包括通過硅通孔（TSV），管芯和晶片堆疊，系統封裝（SiP），層疊封裝（PoP），高級晶圓級封裝（WLP），將成為5G芯片封裝設計的主流選擇。短互連路徑由于提高了I / O速度，堆疊芯片之間的TSV實現更高的性能。
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一文看懂封裝基板
PoP堆疊使用經過完整測試且封裝完整的芯片，其制作方式是將完整的單芯片或堆疊芯片堆疊到另外一片完整單芯片或堆疊芯片的上部。其優勢在于參與堆疊的基本“元素”為成品芯片，所以該技術理論上可將符合堆疊要求的任意芯片進行堆疊。
PiP堆疊使用經過簡單測試的內部堆疊模塊和基本組裝封裝作為基本堆疊模塊，但受限于內部堆疊模塊和基本組裝封裝的低良率，PiP堆疊成品良率較差。但PiP的優勢也十分明顯，即在堆疊中可使用焊接工藝實現堆疊連接，成本較為低廉。
PoP封裝外形高度高于PiP封裝，但是裝配前各個器件可以單獨完整測試，封裝后的成品良率較好。
堆疊封裝技術中封裝后成品體積最小的應屬3D封裝技術。
3D封裝可以在更小，更薄的封裝殼內封裝更多的芯片。按照結構可3D封裝分為芯片堆疊封裝和封裝堆疊封裝。
晶圓級封裝（WLP）
WLP的優勢：
晶圓級封裝（WLP）就是在封裝過程中大部分工藝過程都是對晶圓（大圓片）進行操作，對晶圓級封裝（WLP）的需求不僅受到更小封裝尺寸和高度的要求，還必須滿足簡化供應鏈和降低總體成本，并提高整體性能的要求。
晶圓級封裝提供了倒裝芯片這一具有極大優勢的技術，倒裝芯片中芯片面朝下對著印刷電路板（PCB），可以實現最短的電路徑，這也保證了更高的速度，降低成本是晶圓級封裝的另一個推動力量。
器件采用批量封裝，整個晶圓能夠實現一次全部封裝。
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