異構(gòu)集成
關(guān)注創(chuàng)建者：第三代半導(dǎo)體聯(lián)合創(chuàng)新孵化中心 創(chuàng)建時(shí)間：2021-07-13
異構(gòu)集成的實(shí)例教程
導(dǎo) 讀
這篇文章主要為了搞清楚以下幾個(gè)問題：
1）什么是異構(gòu)集成？
2）什么是異構(gòu)計(jì)算？
3）什么是算力？
4）異構(gòu)集成、異構(gòu)計(jì)算、算力的關(guān)系？
5）什么是異構(gòu)時(shí)代？
1）異 構(gòu) 集 成
異構(gòu)集成（Heterogeneous Integration）
異構(gòu)集成通常和單片集成電路（monolithic）相對應(yīng)，我們常見的芯片都是單片集成電路，它們屬于同構(gòu)集成（homogeneous Integration)，意味著在同一種材料上制作出所有元件。這曾經(jīng)是杰克?基爾比（Jack Kilby）的偉大夢想，并最終成為現(xiàn)實(shí)，進(jìn)而推動(dòng)了信息技術(shù)的巨大進(jìn)步，對人類文明的進(jìn)步也產(chǎn)生重大影響。
異構(gòu)集成和同構(gòu)集成二者并不相互排斥，所有異構(gòu)集成的單元都是同構(gòu)集成。
異構(gòu)集成（Heterogeneous Integration）準(zhǔn)確來講，全稱為異構(gòu)異質(zhì)集成，異構(gòu)集成可看作是其漢語的簡稱，這里，我們將其分為異構(gòu)(HeteroStructure)集成和異質(zhì)(HeteroMaterial)集成兩大類。
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這篇文章主要為了搞清楚以下幾個(gè)問題：
1）什么是異構(gòu)集成？
2）什么是異構(gòu)計(jì)算？
3）什么是算力？
4）異構(gòu)集成、異構(gòu)計(jì)算、算力的關(guān)系？
5）什么是異構(gòu)時(shí)代？
1）異 構(gòu) 集 成
異構(gòu)集成（Heterogeneous Integration）
異構(gòu)集成通常和單片集成電路（monolithic）相對應(yīng)，我們常見的芯片都是單片集成電路，它們屬于同構(gòu)集成（homogeneous Integration)，意味著在同一種材料上制作出所有元件。這曾經(jīng)是杰克?基爾比（Jack Kilby）的偉大夢想，并最終成為現(xiàn)實(shí)，進(jìn)而推動(dòng)了信息技術(shù)的巨大進(jìn)步，對人類文明的進(jìn)步也產(chǎn)生重大影響。
異構(gòu)集成和同構(gòu)集成二者并不相互排斥，所有異構(gòu)集成的單元都是同構(gòu)集成。
異構(gòu)集成（Heterogeneous Integration）準(zhǔn)確來講，全稱為異構(gòu)異質(zhì)集成，異構(gòu)集成可看作是其漢語的簡稱，這里，我們將其分為異構(gòu)(HeteroStructure)集成和異質(zhì)(HeteroMaterial)集成兩大類。
展開 Cadence、Synopsys、Siemens EDA(Mentor)等傳統(tǒng)的集成電路EDA公司都相繼推出支撐Chiplet集成的設(shè)計(jì)仿真驗(yàn)證工具。
例如Siemens EDA推出的XSI+XPD+Hyperlynx DRC+Calibre 3DSTACK設(shè)計(jì)驗(yàn)證套件，為Chiplet及高密度先進(jìn)封裝HDAP技術(shù)提供了高效的設(shè)計(jì)環(huán)境和可靠的質(zhì)量控制保證，已經(jīng)在TSMC的CoWoS和INFO等流程中得到應(yīng)用。詳細(xì)的設(shè)計(jì)、仿真、驗(yàn)證方法，請參考即將出版的新書《基于SiP技術(shù)的微系統(tǒng)》。
總 結(jié)
從基爾比開始，同構(gòu)集成技術(shù)經(jīng)過六十多年的發(fā)展，已經(jīng)相當(dāng)成熟，并逐漸走向極致，同時(shí)，摩爾定律以指數(shù)增長的趨勢也難以為繼，人類必須尋找一種新的集成方式來進(jìn)行延續(xù)，這就是異構(gòu)集成。
異構(gòu)集成以更靈活的方式讓功能單位在系統(tǒng)空間進(jìn)行集成，并讓系統(tǒng)空間的功能密度持續(xù)增長，只是這種增長不再以指數(shù)方式增長。
異構(gòu)集成的單元可稱之為Chiplet，Chiplet技術(shù)給集成電路產(chǎn)業(yè)帶來了新的變化，該技術(shù)既有新的優(yōu)勢也帶來了新的挑戰(zhàn)。
總結(jié)一下，Chiplet帶給集成技術(shù)的新變化就是：IP芯片化、集成異構(gòu)化、集成異質(zhì)化、IO增量化，我們稱之為Chiplet技術(shù)帶來的新“四化”。
展開 使用小芯片異構(gòu)集成技術(shù)形成的一顆高集成度的異構(gòu)封裝體(示意圖)
長電科技發(fā)布的XDFOI?Chiplet高密度多維異構(gòu)集成系列工藝量產(chǎn)是通過小芯片異構(gòu)集成技術(shù)，在有機(jī)重布線堆疊中介層(RDL Stack Interposer, RSI)上，放置一顆或多顆邏輯芯片(CPU/GPU等)，以及I/O Chiplet 和/或高帶寬內(nèi)存芯片(HBM)等，形成一顆高集成度的異構(gòu)封裝體，一方面可將高密度fcBGA基板進(jìn)行“瘦身”，將部分布線層轉(zhuǎn)移至有機(jī)重布線堆疊中介層基板上，利用有機(jī)重布線堆疊中介層最小線寬線距2μm及多層再布線的優(yōu)勢，縮小芯片互連間距，實(shí)現(xiàn)更加高效、更為靈活的系統(tǒng)集成，另一方面，也可將部分SoC上互連轉(zhuǎn)移到有機(jī)重布線堆疊中介層, 從而得以實(shí)現(xiàn)以Chiplet為基礎(chǔ)的架構(gòu)創(chuàng)新，而最終達(dá)到性能和成本的雙重優(yōu)勢。
目前，長電科技XDFOI?技術(shù)可將有機(jī)重布線堆疊中介層厚度控制在50μm以內(nèi)，微凸點(diǎn)(μBump)中心距為40μm，實(shí)現(xiàn)在更薄和更小單位面積內(nèi)進(jìn)行高密度的各種工藝集成，達(dá)到更高的集成度、更強(qiáng)的模塊功能和更小的封裝尺寸。同時(shí)，還可以在封裝體背面進(jìn)行金屬沉積，在有效提高散熱效率的同時(shí)，根據(jù)設(shè)計(jì)需要增強(qiáng)封裝的電磁屏蔽能力，提升芯片成品良率。
鄭力表示，4納米封裝技術(shù)最大的意義在于，使得未來的芯片技術(shù)的提升，不僅可以通過在前道工序中縮小芯片本身的線寬線距來達(dá)成，還可以通過在后道工序中把芯片“封”的更加精密，來實(shí)現(xiàn)芯片性能的提升。這對于芯片后道制作工序而言，是一種考驗(yàn)，但對于集成電路的異構(gòu)集成技術(shù)的發(fā)展而言，則是重要的一步。這也驗(yàn)證了未來Chiplet技術(shù)和異構(gòu)集成技術(shù)在進(jìn)一步推動(dòng)集成電路的高密度集成上，會(huì)起到越來越重要的作用。
展開 SoC是把IP平面集成在一個(gè)芯片里，而SoIC可以把多個(gè)chiplet以3D堆疊集成。
目前臺積電已實(shí)現(xiàn)用3D Fabric技術(shù)完成12層堆疊的SoIC，如果SoIC成為下一代芯片系統(tǒng)的主流技術(shù)，那么臺積電將會(huì)在半導(dǎo)體行業(yè)更加強(qiáng)勢。
▲異質(zhì)集成電路發(fā)展藍(lán)圖
AMD也在積極布局異構(gòu)集成，并判斷異構(gòu)計(jì)算將成為未來高性能計(jì)算發(fā)展趨勢的關(guān)鍵之一。在持續(xù)引入新制程節(jié)點(diǎn)的過程中，AMD意識到性能的提升，不能僅依賴于制程的進(jìn)步，還需要更多其他方面創(chuàng)新，來驅(qū)動(dòng)性能和算力提升。
高級副總裁、大中華區(qū)總裁潘曉明說，AMD的嘗試結(jié)果是，制程技術(shù)的演進(jìn)大約占性能提升的40%，平臺和設(shè)計(jì)優(yōu)化變得更為重要，它涵蓋了從處理器、微架構(gòu)、模塊之間如何連接以及硬件和軟件系統(tǒng)優(yōu)化等所有內(nèi)容，占據(jù)了系統(tǒng)提升的60%的比重。上述組合，實(shí)現(xiàn)了平均每2.5年提升2倍性能。
例如在剛剛落幕的2021年臺北電腦展中，AMD展示了與臺積電合作開發(fā)的第一款采用3D堆疊封裝技術(shù)的芯片。以往，3D堆疊技術(shù)被用在閃存上，而AMD將這一技術(shù)引入CPU，突破性將AMD芯片架構(gòu)以3D堆疊技術(shù)相結(jié)合，實(shí)現(xiàn)了超過2D芯片200倍的互聯(lián)密度，與現(xiàn)有的3D封裝解決方案相比，密度也可達(dá)到15倍以上。
同時(shí)，潘曉明也提到AMD十分關(guān)注chiplet（芯粒）技術(shù)。2017年，AMD已在其處理器上采用chiplet技術(shù)將4個(gè)SoC互連，在第一代EPYC處理器中又通過Infinity技術(shù)將8個(gè)7nm chiplet CPU和1個(gè)12nm chiplet I/O相互連接，現(xiàn)已推出第三代EPYC處理器。
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異構(gòu)集成的最新內(nèi)容
5、信息安全安全目標(biāo)建立
時(shí)間：5月12日，9:00-11:00
合作伙伴：上海恒士達(dá)科技有限公司
地點(diǎn)：線上
費(fèi)用：免費(fèi)
發(fā)送報(bào)名信息至郵箱：training@hengstar.com （報(bào)名時(shí)請?zhí)峁┕久Q，姓名，部門，職位，郵箱，手機(jī)）
5月15日 | 封裝TSV電熱力多物理場分析
簡介：隨著摩爾定律逼近物理極限，TSV（硅通孔）技術(shù)已成為3D封裝與異構(gòu)集成的關(guān)鍵互連方案
基于Darveaux模型的BGA焊球溫循壽命預(yù)測1個(gè)月前
</p><p class="ql-align-justify">在芯片封裝越來越小型化、高密度、異構(gòu)集成化的今天，傳統(tǒng)靠“做出來再試”的可靠性流程已經(jīng)越來越難以滿足苛刻的量產(chǎn)需求。</p><p class="ql-align-justify">希望這篇文章能幫你打開一扇從“試驗(yàn)驅(qū)動(dòng)”轉(zhuǎn)向“仿真驅(qū)動(dòng)”可靠性設(shè)計(jì)的窗口。
五維智能感知——下一代光學(xué)的百年演進(jìn)1個(gè)月前
6.3 Layer 2：光傳感層
偏振敏感型像素、光譜敏感型像素、相位敏感型像素、時(shí)間敏感型像素與強(qiáng)度型像素在傳感器上異構(gòu)集成。當(dāng)前TRL：偏振9，光譜6-7，相位5-9（分技術(shù)），時(shí)間5-9（分技術(shù)）。
6.4 Layer 3：智能調(diào)度層
傳感器內(nèi)AI根據(jù)實(shí)時(shí)場景判斷需要激活哪些像素、采用何種編碼策略。當(dāng)前TRL：像素內(nèi)卷積4-5，神經(jīng)形態(tài)傳感器3-4。
與傳統(tǒng)的2D-IC相比，3D-IC具有多重優(yōu)勢：性能更高、功耗更低、外形更小，同時(shí)支持異構(gòu)集成，空間利用率和電氣性能都得到提升。
3D-IC的實(shí)現(xiàn)依賴于硅中介和TSV。硅中介是一層薄硅片，作為多個(gè)裸片（芯片）的公共基板，通過微凸塊和垂直TSV實(shí)現(xiàn)芯片間的高密度互連。相比2D-IC，這種結(jié)構(gòu)帶來了更好的散熱、更低的功耗、更高的集成密度和更優(yōu)的電氣特性。
但異構(gòu)芯片集成與復(fù)雜互連架構(gòu)，催生了電源完整性（PI）、信號完整性（SI）、熱學(xué)、力學(xué)應(yīng)力等多物理場的強(qiáng)耦合效應(yīng)，傳統(tǒng)單物理域仿真方法已難以滿足多芯片系統(tǒng)驗(yàn)證的精度與效率要求。隨著新思科技完成對Ansys的整合，其提供的多物理場芯片-封裝-系統(tǒng)（CPS）仿真技術(shù)，可實(shí)現(xiàn)Multi-Die設(shè)計(jì)的跨域協(xié)同分析，完成電，熱，結(jié)構(gòu)的聯(lián)合仿真。
但異構(gòu)芯片集成與復(fù)雜互連架構(gòu)，催生了電源完整性（PI）、信號完整性（SI）、熱學(xué)、力學(xué)應(yīng)力等多物理場的強(qiáng)耦合效應(yīng)，傳統(tǒng)單物理域仿真方法已難以滿足多芯片系統(tǒng)驗(yàn)證的精度與效率要求。隨著新思科技完成對Ansys的整合，其提供的多物理場芯片-封裝-系統(tǒng)（CPS）仿真技術(shù)，可實(shí)現(xiàn)Multi-Die設(shè)計(jì)的跨域協(xié)同分析，完成電，熱，結(jié)構(gòu)的聯(lián)合仿真。
本研究通過聯(lián)合數(shù)值仿真與理論分析，為高容量光通信、量子信息處理及超分辨成像中的軌道角動(dòng)量（OAM）器件微型化提供了可行方案，未來可通過異構(gòu)集成與多物理場優(yōu)化進(jìn)一步拓展其應(yīng)用場景。
wx_fmt=png&from=appmsg" width="1177"></p><p>隨著大批創(chuàng)新型人工智能及智能駕駛技術(shù)的快速發(fā)展，對于異構(gòu)集成3D-IC技術(shù)的需求日益增加。這些創(chuàng)新應(yīng)用的芯片設(shè)計(jì)復(fù)雜度隨之大幅提升，仿真技術(shù)在解決先進(jìn)復(fù)雜芯片設(shè)計(jì)和異構(gòu)集成3D-IC封裝技術(shù)所帶來的挑戰(zhàn)方面起著至關(guān)重要的作用。
</p><p>首先是集成多源異構(gòu)的數(shù)據(jù)，這一步驟大部分企業(yè)的數(shù)據(jù)中臺已具備相應(yīng)能力。</p><p>其次，平臺需提供制造企業(yè)所欠缺的數(shù)據(jù)科學(xué)能力，通過簡單易用的軟件工具快速培訓(xùn)企業(yè)內(nèi)部的業(yè)務(wù)專家，使他們能夠自行操作，而無需將數(shù)據(jù)外發(fā)給第三方公司進(jìn)行分析。這是針對前面提到的第二和第三項(xiàng)挑戰(zhàn)。
此外，相較于2D-IC，3D-IC設(shè)計(jì)技術(shù)還可實(shí)現(xiàn)異構(gòu)集成，更高效地利用空間并提高電氣性能。
3D-IC使用硅中介（silicon interposer）和TSV，以便在不同IP之間實(shí)現(xiàn)更好的連接。硅中介是一種用于2.5D和3D-IC設(shè)計(jì)的薄硅晶片，可以在單個(gè)封裝中連接多個(gè)裸片或芯片。它可作為放置芯片的基板，并使用較小間距垂直TSV和微突進(jìn)行連接。
