1月6日，在2023年美國消費電子展（CES）上，AMD帶來了一款重量級產品Instinct MI300，這是AMD首款數據中心/HPC級的APU，AMD董事長兼CEO蘇姿豐稱其是“AMD迄今為止最大、最復雜的芯片”，共集成1460億個晶體管，還采用了當下最火的Chiplet（小芯片）技術，在4塊6納米芯片上，堆疊了9塊5納米的計算芯片，以及8顆共128GB的HBM3顯存芯片。

AMD 董事長兼 CEO 蘇姿豐在 CES 上展示 Instinct MI300

無獨有偶，1月5日，長電科技宣布，其采用通過Chiplet異構集成技術完成的XDFOI? Chiplet高密度多維異構集成系列工藝，已按計劃進入穩定量產階段，正在高性能計算、人工智能、5G、汽車電子等領域應用。

可以看出，經過這兩年的“厚積”，Chiplet正呈“薄發”之勢，國內外各大企業都在不斷突破，為打造完整的全球Chiplet生態體系，爭相在小芯片“叢林”中披荊斬棘。

Chiplet將成為未來之選

隨著近年來高性能計算、人工智能、5G、汽車、云端等新興市場的蓬勃發展，對于算力的需求持續攀升，僅靠單一類型的架構和處理器無法處理更復雜的海量數據，“異構”正在成為解決算力瓶頸關鍵技術方向。Chiplet技術被視為“異構”技術的焦點，也是當下最被企業所認可的新型技術之一。2022年3月，英特爾、臺積電、三星、ARM等十家全球領先的芯片廠商共同成立了UCIe聯盟，目前聯盟成員已有超過80家半導體企業，將Chiplet技術的熱度推頂峰，全球越來越多的企業開始研發Chiplet相關產品。據Omdia數據顯示，到2024年，預計Chiplet市場規模將達58億美元，2035年Chiplet的市場規模將超過570億美元，增長態勢十分迅猛。

最初創建UCIe聯盟的十家企業

AMD很早便開始投入Chiplet技術開發， 2019年發布的7nm Zen2架構銳龍處理器中，就采用了Chiplet設計，將不同工藝、不同架構的芯片電路按需搭配，實現更加靈活的配置。AMD面向CPU與GPU互聯的Infinity架構也在第四代版本中支持AMD IP和第三方小芯片的無縫集成。在GPU領域，AMD面向數據中心圖形的CDNA 3架構在單個封裝中結合了5nm小芯片，面向游戲的5nm GPU架構RDNA 3也融入了Chiplet設計，預計每瓦性能提升超50%。

本屆CES 2023中，AMD推出的首款數據中心/HPC級的APU Instinct MI300，采用Chiplet技術，在4塊6納米芯片上，堆疊了9塊5納米的計算芯片。AMD表示，相較于上一代的Instinct MI250，提升了8倍的AI訓練算力和5倍的AI能效。

蘇姿豐展示 Instinct MI300 與 Instinct MI250 的 AI 訓練算力和 AI 能效對比圖

其他半導體企業也將Chiplet技術作為重點發展方向。英特爾發布的Ponte Vecchio計算芯片，就是采用3D封裝的Chiplet技術，在單個產品上整合了47個小芯片，綜合實現了計算、存儲、網絡多項功能，將異構集成的技術提升至新水平。在2022世界集成電路大會上，英特爾高級副總裁、中國區董事長王銳表示，Chiplet技術將成為未來優化產業鏈生產效率的必然選擇，該技術不但能提高芯片的制造良品率，還能匹配最合適的工藝來滿足數字、模擬、射頻、I/O等不同技術需求，還能將大規模的SoC按照不同的功能分解為模塊化的芯粒，減少重復的設計和驗證，大幅度降低設計復雜度，提高產品迭代速度，為半導體行業打開了全新的市場機遇。

而英偉達則是發布了一款數據中心專屬CPU——“Grace CPU超級芯片”。該芯片由兩顆CPU芯片組成，其間通過NVLink-C2C技術進行互連，NVLink-C2C技術是一種新型的高速、低延遲、芯片到芯片的互連技術，與Chiplet技術有異曲同工之妙，可支持定制裸片與GPU、CPU、DPU、NIC、SoC實現互連。英偉達CEO黃仁勛表示，與NVIDIA芯片的定制芯片集成既可以使用UCIe標準，也可以使用NVLink-C2C。

蘋果則與臺積電合作開發了UltraFusion封裝技術，也是一種類似Chiplet的技術，能同時傳輸超過1萬個信號，芯片間的互連帶寬可達2.5TB/s，超出了UCIe 1.0的標準。蘋果此前發布的M1 Ultra芯片將兩個M1 Max芯片的裸片，采用UltraFusion封裝技術進行互連，其CPU核心數量增加至20個，而GPU核心數量更是直接增加至64個。M1 Ultra的神經網絡引擎也增加至32核，能夠帶來每秒22萬億次的運算能力。

國內企業不掉隊

Chiplet技術也是中國半導體產業重點發展的賽道之一，我國的阿里巴巴、芯原股份、芯耀輝、芯和半導體、芯動科技、芯云凌、長芯存儲、長電科技、芯來科技、通富微電等企業陸續加入UCIe芯片聯盟中。

長電科技董事、首席執行長鄭力在接受《中國電子報》記者采訪時表示，Chiplet技術是眾多廠商用來在“后道制造”工序中提升集成度的關鍵。在后道制程，或是集成電路成品制造這個環節中的先進制程技術，并不能改變晶圓本身的線寬線距，而是用所謂的Chiplet技術，即采用異構集成技術把多個小芯片集成在一起，并使其集成的密度更高、互聯的密度更高。

使用小芯片異構集成技術形成的一顆高集成度的異構封裝體(示意圖)

長電科技發布的XDFOI?Chiplet高密度多維異構集成系列工藝量產是通過小芯片異構集成技術，在有機重布線堆疊中介層(RDL Stack Interposer, RSI)上，放置一顆或多顆邏輯芯片(CPU/GPU等)，以及I/O Chiplet 和/或高帶寬內存芯片(HBM)等，形成一顆高集成度的異構封裝體，一方面可將高密度fcBGA基板進行“瘦身”，將部分布線層轉移至有機重布線堆疊中介層基板上，利用有機重布線堆疊中介層最小線寬線距2μm及多層再布線的優勢，縮小芯片互連間距，實現更加高效、更為靈活的系統集成，另一方面，也可將部分SoC上互連轉移到有機重布線堆疊中介層, 從而得以實現以Chiplet為基礎的架構創新，而最終達到性能和成本的雙重優勢。

目前，長電科技XDFOI?技術可將有機重布線堆疊中介層厚度控制在50μm以內，微凸點(μBump)中心距為40μm，實現在更薄和更小單位面積內進行高密度的各種工藝集成，達到更高的集成度、更強的模塊功能和更小的封裝尺寸。同時，還可以在封裝體背面進行金屬沉積，在有效提高散熱效率的同時，根據設計需要增強封裝的電磁屏蔽能力，提升芯片成品良率。

鄭力表示，4納米封裝技術最大的意義在于，使得未來的芯片技術的提升，不僅可以通過在前道工序中縮小芯片本身的線寬線距來達成，還可以通過在后道工序中把芯片“封”的更加精密，來實現芯片性能的提升。這對于芯片后道制作工序而言，是一種考驗，但對于集成電路的異構集成技術的發展而言，則是重要的一步。這也驗證了未來Chiplet技術和異構集成技術在進一步推動集成電路的高密度集成上，會起到越來越重要的作用。

芯原微電子（上海）股份有限公司董事長兼總裁戴偉民指出，Chiplet將帶來新的產業機會：降低大規模芯片設計的門檻；升級為Chiplet供應商，提升IP的價值且有效降低芯片客戶的設計成本；增設多芯片模塊（Multi-Chip Module，MCM）業務，Chiplet迭代周期遠低于ASIC，可提升晶圓廠和封裝廠的產線利用率；建立新的可互操作的組件、互連、協議和軟件生態系統。芯原微電子提出了IP即小芯片（IP as a Chiplet）理念，旨在以Chiplet實現特殊功能IP的“即插即用”，解決7nm、5nm及以下工藝中性能與成本的平衡，并降低較大規模芯片的設計時間和風險，從SoC中的IP到SiP中以Chiplet形式呈現的IP。

芯和半導體（上海）有限公司創始人凌峰認為，單芯片SoC微縮技術已接近極限，模塊化SoC—Chiplets逐漸興起。目前國內Chiplet還處于起步階段，從SoC轉到Chiplet，EDA企業面臨著非常大的挑戰。他表示，Chiplet是一個全新的概念，如果直接套用原來的EDA工具很難發揮出Chiplet的真正優勢。Chiplet需要一個新的EDA平臺，在架構、物理實現、分析及驗證等方面都要適應Chiplet的需求，從“系統設計”到“簽核”做出重構。”

國內封測龍頭通富微電具備了Chiplet量產能力。通富微電指出，Chiplet技術可以在提升良率的同時，進一步降低設計成本和風險，有效提升芯片性能。在先進封裝方面，公司掌握Chiplet工藝技術，具備Chiplet芯片產品的封裝檢測能力，已大規模生產Chiplet產品，同時可以為客戶提供晶圓級和基板級Chiplet封測解決方案，并且已為AMD大規模量產Chiplet產品。

據了解，此前AMD的7nm銳龍5000正是由通富微電負責封測，而此次通富微電實現的5nm產品的工藝能力和認證，將擁有更大的市場空間。

文章來源：中國電子報

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作者丨許子皓

編輯丨陳炳欣

美編丨馬利亞

監制丨連曉東