異構集成的案例
異構集成 與 異構計算
導 讀
這篇文章主要為了搞清楚以下幾個問題：
1）什么是異構集成？
2）什么是異構計算？
3）什么是算力？
4）異構集成、異構計算、算力的關系？
5）什么是異構時代？
1）異 構 集 成
異構集成（Heterogeneous Integration）
異構集成通常和單片集成電路（monolithic）相對應，我們常見的芯片都是單片集成電路，它們屬于同構集成（homogeneous Integration)，意味著在同一種材料上制作出所有元件。這曾經是杰克?基爾比（Jack Kilby）的偉大夢想，并最終成為現實，進而推動了信息技術的巨大進步，對人類文明的進步也產生重大影響。
異構集成和同構集成二者并不相互排斥，所有異構集成的單元都是同構集成。
異構集成（Heterogeneous Integration）準確來講，全稱為異構異質集成，異構集成可看作是其漢語的簡稱，這里，我們將其分為異構(HeteroStructure)集成和異質(HeteroMaterial)集成兩大類。
展開 智芯文庫 | 一文讀懂異構集成與異構計算
導 讀
這篇文章主要為了搞清楚以下幾個問題：
1）什么是異構集成？
2）什么是異構計算？
3）什么是算力？
4）異構集成、異構計算、算力的關系？
5）什么是異構時代？
1）異 構 集 成
異構集成（Heterogeneous Integration）
異構集成通常和單片集成電路（monolithic）相對應，我們常見的芯片都是單片集成電路，它們屬于同構集成（homogeneous Integration)，意味著在同一種材料上制作出所有元件。這曾經是杰克?基爾比（Jack Kilby）的偉大夢想，并最終成為現實，進而推動了信息技術的巨大進步，對人類文明的進步也產生重大影響。
異構集成和同構集成二者并不相互排斥，所有異構集成的單元都是同構集成。
異構集成（Heterogeneous Integration）準確來講，全稱為異構異質集成，異構集成可看作是其漢語的簡稱，這里，我們將其分為異構(HeteroStructure)集成和異質(HeteroMaterial)集成兩大類。
展開 Chiplet技術帶來的新“四化”
Cadence、Synopsys、Siemens EDA(Mentor)等傳統的集成電路EDA公司都相繼推出支撐Chiplet集成的設計仿真驗證工具。
例如Siemens EDA推出的XSI+XPD+Hyperlynx DRC+Calibre 3DSTACK設計驗證套件，為Chiplet及高密度先進封裝HDAP技術提供了高效的設計環境和可靠的質量控制保證，已經在TSMC的CoWoS和INFO等流程中得到應用。詳細的設計、仿真、驗證方法，請參考即將出版的新書《基于SiP技術的微系統》。
總 結
從基爾比開始，同構集成技術經過六十多年的發展，已經相當成熟，并逐漸走向極致，同時，摩爾定律以指數增長的趨勢也難以為繼，人類必須尋找一種新的集成方式來進行延續，這就是異構集成。
異構集成以更靈活的方式讓功能單位在系統空間進行集成，并讓系統空間的功能密度持續增長，只是這種增長不再以指數方式增長。
異構集成的單元可稱之為Chiplet，Chiplet技術給集成電路產業帶來了新的變化，該技術既有新的優勢也帶來了新的挑戰。
總結一下，Chiplet帶給集成技術的新變化就是：IP芯片化、集成異構化、集成異質化、IO增量化，我們稱之為Chiplet技術帶來的新“四化”。
展開 國產EDA扎堆、異構集成刷屏，世界半導體大會干貨合集！
SoC是把IP平面集成在一個芯片里，而SoIC可以把多個chiplet以3D堆疊集成。
目前臺積電已實現用3D Fabric技術完成12層堆疊的SoIC，如果SoIC成為下一代芯片系統的主流技術，那么臺積電將會在半導體行業更加強勢。
▲異質集成電路發展藍圖
AMD也在積極布局異構集成，并判斷異構計算將成為未來高性能計算發展趨勢的關鍵之一。在持續引入新制程節點的過程中，AMD意識到性能的提升，不能僅依賴于制程的進步，還需要更多其他方面創新，來驅動性能和算力提升。
高級副總裁、大中華區總裁潘曉明說，AMD的嘗試結果是，制程技術的演進大約占性能提升的40%，平臺和設計優化變得更為重要，它涵蓋了從處理器、微架構、模塊之間如何連接以及硬件和軟件系統優化等所有內容，占據了系統提升的60%的比重。上述組合，實現了平均每2.5年提升2倍性能。
例如在剛剛落幕的2021年臺北電腦展中，AMD展示了與臺積電合作開發的第一款采用3D堆疊封裝技術的芯片。以往，3D堆疊技術被用在閃存上，而AMD將這一技術引入CPU，突破性將AMD芯片架構以3D堆疊技術相結合，實現了超過2D芯片200倍的互聯密度，與現有的3D封裝解決方案相比，密度也可達到15倍以上。
同時，潘曉明也提到AMD十分關注chiplet（芯粒）技術。2017年，AMD已在其處理器上采用chiplet技術將4個SoC互連，在第一代EPYC處理器中又通過Infinity技術將8個7nm chiplet CPU和1個12nm chiplet I/O相互連接，現已推出第三代EPYC處理器。
展開 
智芯文庫 | Chiplet技術帶來的新“四化”
總 結
從基爾比開始，同構集成技術經過六十多年的發展，已經相當成熟，并逐漸走向極致，同時，摩爾定律以指數增長的趨勢也難以為繼，人類必須尋找一種新的集成方式來進行延續，這就是異構集成。
異構集成以更靈活的方式讓功能單位在系統空間進行集成，并讓系統空間的功能密度持續增長，只是這種增長不再以指數方式增長。
異構集成的單元可稱之為Chiplet，Chiplet技術給集成電路產業帶來了新的變化，該技術既有新的優勢也帶來了新的挑戰。
總結一下，Chiplet帶給集成技術的新變化就是：IP芯片化、集成異構化、集成異質化、IO增量化，我們稱之為Chiplet技術帶來的新“四化”。
| 來源：SiP與先進封裝技術，Suny Li
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文章內容系作者個人觀點，本平臺轉載僅供學習交流，如果有任何異議，歡迎聯系國際第三代半導體眾聯空間。
展開 干貨 | Chiplet帶來的新變化
總 結
從基爾比開始，同構集成技術經過六十多年的發展，已經相當成熟，并逐漸走向極致，同時，摩爾定律以指數增長的趨勢也難以為繼，人類必須尋找一種新的集成方式來進行延續，這就是異構集成。
異構集成以更靈活的方式讓功能單位在系統空間進行集成，并讓系統空間的功能密度持續增長，只是這種增長不再以指數方式增長。
異構集成的單元可稱之為Chiplet，Chiplet技術給集成電路產業帶來了新的變化，該技術既有新的優勢也帶來了新的挑戰。
總結一下，Chiplet帶給集成技術的新變化就是：IP芯片化、集成異構化、集成異質化、IO增量化，我們稱之為Chiplet技術帶來的新“四化”。
展開 Chiplet：在芯片“叢林”中披荊斬棘
使用小芯片異構集成技術形成的一顆高集成度的異構封裝體(示意圖)
長電科技發布的XDFOI?Chiplet高密度多維異構集成系列工藝量產是通過小芯片異構集成技術，在有機重布線堆疊中介層(RDL Stack Interposer, RSI)上，放置一顆或多顆邏輯芯片(CPU/GPU等)，以及I/O Chiplet 和/或高帶寬內存芯片(HBM)等，形成一顆高集成度的異構封裝體，一方面可將高密度fcBGA基板進行“瘦身”，將部分布線層轉移至有機重布線堆疊中介層基板上，利用有機重布線堆疊中介層最小線寬線距2μm及多層再布線的優勢，縮小芯片互連間距，實現更加高效、更為靈活的系統集成，另一方面，也可將部分SoC上互連轉移到有機重布線堆疊中介層, 從而得以實現以Chiplet為基礎的架構創新，而最終達到性能和成本的雙重優勢。
目前，長電科技XDFOI?技術可將有機重布線堆疊中介層厚度控制在50μm以內，微凸點(μBump)中心距為40μm，實現在更薄和更小單位面積內進行高密度的各種工藝集成，達到更高的集成度、更強的模塊功能和更小的封裝尺寸。同時，還可以在封裝體背面進行金屬沉積，在有效提高散熱效率的同時，根據設計需要增強封裝的電磁屏蔽能力，提升芯片成品良率。
鄭力表示，4納米封裝技術最大的意義在于，使得未來的芯片技術的提升，不僅可以通過在前道工序中縮小芯片本身的線寬線距來達成，還可以通過在后道工序中把芯片“封”的更加精密，來實現芯片性能的提升。這對于芯片后道制作工序而言，是一種考驗，但對于集成電路的異構集成技術的發展而言，則是重要的一步。這也驗證了未來Chiplet技術和異構集成技術在進一步推動集成電路的高密度集成上，會起到越來越重要的作用。
展開 異構計算，要全面爆發了？
此外，國內還有異構處理器IP提供商華夏芯，通過自主設計的Unity統一指令集架構和基于此架構的CPU、DSP、GPU、AI專用處理器系列IP與SoC，在提升性能價格比的同時，顯著降低計算芯片研發成本和研發復雜度，同時縮短研發周期，減少開發人員工作量和降低開發門檻。據悉，華夏芯的Unity和英特爾的OneAPI都是為了簡化編程環境，但不同的是，OneAPI是面向不同體系架構的統一編程環境，Unity是面向不同微架構的統一體系架構和統一編程環境。
晶圓廠和封裝廠在異構集成上的布局
異構計算的強大只有完備的通用計算芯片產品線還不夠，還必須要有先進的異構集成封裝技術將其巧妙的封裝在一起，才能達到最終提升算力的目的。
因此，這幾年異構集成也重新定義了封裝在芯片產業鏈中的地位，現在封裝起到一個重新架構的作用。
異構集成將是延長摩爾定律的第4波浪潮
（圖源：ERI summit 2020）
過去，考慮到功耗、性能、成本等因素的影響，芯片的集成首先在單片上進行，例如SoC。但現在摩爾定律逐漸來到極限，在單片上繼續微縮，成本效益越發不受控制。而得益于近十年來先進封裝與芯片堆疊技術的發展，例如3D堆疊、SiP等，也使得異構集成成為了大幅存在可能。下圖顯示了先進芯片封裝技術的趨勢。
展開 先進封裝技術,扇出晶圓級封裝簡介（FOWLP）
FOWLP 推進時間軸
fowlp封裝技術
FOWLP技術Roadmap
FOWLP技術示意圖
Intel Agilex FPGA的封裝內的異構集成
TSV和中間層已成為異構集成高性能互連的關鍵
傳統多片芯封裝與FOWLP封裝
日月光晶圓封測級WLP技術流程
異構集成的組件
引線鍵合與有中間層的TSV互連
2.5D和3D封裝HBM
干貨 | 一文讀懂 Intel 先進封裝技術
Suny Li ~13
當我們談論異構計算時，我們是說異構計算是CPU、GPU、FPGA等不同架構的差異化，還是異構計算是采用異構集成的先進封裝而構成？
Johanna Swan ~13
我不確定我能否做出明確的區分。正是因為我們將這些不同的制程節點結合在一起來驅動這個連續統一體，我們稱之為封裝。
因此，他們是在一起的， 我們并沒有真正解耦它們。要實現這一點，所有這些不同的制程優化和協同工作正在推動我們的先進封裝并創建這種異構集成。
Suny Li ~14
Intel 的混合鍵合(Hybrid Bonding)技術等先進集成封裝技術目前是否有一些局限性？如何在未來進行解決？
Johanna Swan ~14
有不同的方式來進行混合鍵合 (Hybrid Bonding)，有晶圓對晶圓WoW，芯片到晶圓CoW。總的來說，行業仍在努力提高技術成熟度，以實現批量制造。需要行業來推動芯片到晶圓的混合鍵合，以實現大批量生產，這就是我們行業所處的階段。
另一個關鍵是潔凈度。毫無疑問，混合鍵合是一種物理技術，在鍵合過程中，必須保持高的潔凈度。我們在室溫下進行，這是混合鍵合有優勢的一點。但是，必須保持非常非常的干凈，這和傳統封裝要達到的清潔度是不同的。當我們采用這些先進封裝技術時，必須要關注潔凈度問題。
Suny Li ~15
最后一個問題，您認為，在接下來的發展當中，是否會出現新的封裝形勢？
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Suny Li ~13
當我們談論異構計算時，我們是說異構計算是CPU、GPU、FPGA等不同架構的差異化，還是異構計算是采用異構集成的先進封裝而構成？
Johanna Swan ~13
我不確定我能否做出明確的區分。正是因為我們將這些不同的制程節點結合在一起來驅動這個連續統一體，我們稱之為封裝。
因此，他們是在一起的， 我們并沒有真正解耦它們。要實現這一點，所有這些不同的制程優化和協同工作正在推動我們的先進封裝并創建這種異構集成。
Suny Li ~14
Intel 的混合鍵合(Hybrid Bonding)技術等先進集成封裝技術目前是否有一些局限性？如何在未來進行解決？
Johanna Swan ~14
有不同的方式來進行混合鍵合 (Hybrid Bonding)，有晶圓對晶圓WoW，芯片到晶圓CoW。總的來說，行業仍在努力提高技術成熟度，以實現批量制造。需要行業來推動芯片到晶圓的混合鍵合，以實現大批量生產，這就是我們行業所處的階段。
另一個關鍵是潔凈度。毫無疑問，混合鍵合是一種物理技術，在鍵合過程中，必須保持高的潔凈度。我們在室溫下進行，這是混合鍵合有優勢的一點。但是，必須保持非常非常的干凈，這和傳統封裝要達到的清潔度是不同的。當我們采用這些先進封裝技術時，必須要關注潔凈度問題。
Suny Li ~15
最后一個問題，您認為，在接下來的發展當中，是否會出現新的封裝形勢？
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智芯文庫 | 一文讀懂 Intel 先進封裝技術
小芯片Chiplet是封裝互連重要的應用領域，請問英特爾如何利用先進封裝技術和互連技術推進Chiplet2.0異構集成的進展？
Johanna Swan
Chiplet我們也用術語 tile（區塊）來描述，Chiplet 很重要，它能夠幫助我們獲得小的獨立的 IP，一旦擁有獨立的 IP，就可以混合在眾多產品中，重用率非常高，可以根據需要對集成到封裝中的產品進行深度定制。
我認為定制是實現下一階段異構集成的真正原因，因此，獲得更多不同制程節點的IP 組合，在不同的制程或節點進行異構集成，可以為客戶進行深度定制。
Suny Li
目前來說，晶圓對晶圓 WoW (Wafer-on-Wafer) 的鍵合方式正在發展之中，請問英特爾如何布局這種鍵合方式？
展開 3D 芯片，走向何方？
來源：半導體行業觀察
在行業中，我們看到越來越多的系統示例通過異構集成構建，利用 2.5D 或 3D 連接。在這次采訪中，imec 高級研究員、研發副總裁兼 3D 系統集成項目總監 Eric Beyne 回顧了趨勢并討論了構建下一代 3D 片上系統所需的技術。各級報告的進展將使系統設計和開發進入下一個層次，有望在系統的功率-性能-面積-成本 (PPAC) 指標中獲得巨大回報。
未來幾年哪些主要趨勢將標志著您的研究領域？
Eric Beyne：“通過技術、材料和設備架構的創新，傳統 CMOS 技術的擴展——導致單片 CMOS 單芯片片上系統
(SOC)
——將持續到下一個十年。CMOS 縮放越來越多地得到設計技術協同優化
(DTCO)
的補充，以提高系統的功率、性能、面積和成本
(PPAC)
。但隨著成本和技術復雜性的增加，這些方法不再能在系統級提供足夠的收益。對于受到所謂內存墻挑戰的數據密集型高性能應用程序尤其如此，即無法足夠快地訪問數據。
為了進一步優化系統的 PPAC 指標，半導體行業越來越關注多芯片異構集成解決方案。
按照這種方法，可以單獨優化芯片上的不同功能
（使用不同的（節點）技術
），并且可以在系統的子組件之間實現更短和更快的連接。第一個“異構”實現
（例如高帶寬存儲器 (HBM)）
主要依賴于 2.5 或 3D 小芯片方法，涉及單獨設計和處理的小芯片芯片。Die-to-die 通信主要使用標準化接口物理層 (PHY) IP 塊實現，將應用限制為延遲容忍功能，例如最后一級內存緩存。
展開 你不一定知道的格芯！
他們的 3D 和異構集成專業知識允許將常規邏輯、低功耗 FDX、無線電優化、光子學、InP 和 SiN 技術的組合集成到一個創新解決方案中，該解決方案利用最佳技術滿足應用需求。
由于這項先進技術，Global Foundries 是一家領先的代工廠，擊敗了臺積電、英特爾和三星等其他公司。
半導體設備未來走勢預測
自從引入集成電路以來，制造更小的特征一直是更高密度半導體器件的持續推動力。2022 Semicon 的會議探討了光刻縮小和其他方法（例如與 3D 結構和小芯片的異構集成）將如何使設備密度和功能不斷增加。
在 Semicon 期間，Lam Research 宣布與領先的化學品供應商 Entegris 和 Gelest（三菱化學集團旗下公司）合作，為 Lam 用于極紫外 (EUV) 光刻的干式光刻膠技術制造前體化學品。EUV，尤其是下一代高數值孔徑 (NA) EUV，是推動半導體微縮的關鍵技術，可在未來幾年實現小于 1nm 的特征。
Lam 的副總裁 David Fried 在一次演講中表明，干式（由小金屬有機單元組成）與濕式光刻膠相比，可以提供更高的分辨率、更寬的工藝窗口和更高的純度。對于相同的輻射劑量，干式光刻膠顯示出較少的線路塌陷，因此產生的缺陷較少。此外，使用干式光刻膠可將浪費和成本降低 5-10 倍，并將每個晶圓通過所需的功率降低 2 倍。
來自 ASML 的 Michael Lercel 表示，高數值孔徑 (0.33 NA) 現在正在生產用于邏輯和 DRAM，如下所示。轉向 EUV 減少了額外的工藝時間和多重圖案化的浪費，以實現更精細的特征。
該圖顯示了 ASML 的 EUV 產品路線圖，并展示了下一代 EUV 光刻設備的尺寸。
SEMI 預測 2022 年和 2023 年半導體設備需求強勁，以滿足需求并減少關鍵組件的短缺。LAM、ASML 的 EUV 開發將推動半導體特征尺寸低于 3nm。小芯片、3D 芯片堆棧和向異構集成的轉變將有助于推動更密集、功能更強大的半導體器件。
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