芯片堆疊封裝技術的案例
華為芯片堆疊封裝技術來了
（蘋果發(fā)布會截圖）
據(jù)了解，堆疊技術也可以叫做3D堆疊技術，是利用堆疊技術或通過互連和其他微加工技術在芯片或結構的Z軸方向上形成三維集成，信號連接以及晶圓級，芯片級和硅蓋封裝具有不同的功能，針對包裝和可靠性技術的三維堆疊處理技術。
該技術用于微系統(tǒng)集成，是在片上系統(tǒng)（SOC）和多芯片模塊（MCM）之后開發(fā)的先進的系統(tǒng)級封裝制造技術。 在傳統(tǒng)的SiP封裝系統(tǒng)中，任何芯片堆棧都可以稱為3D，因為在Z軸上功能和信號都有擴展，無論堆棧位于IC內部還是外部。
目前，3D芯片技術的類別包括：基于芯片堆疊的3D技術，基于有源TSV的3D技術，基于無源TSV的3D技術，以及基于芯片制造的3D技術。
筆者注意到，去年華為就曾被曝出“雙芯疊加”專利，這種方式可以讓14nm芯片經(jīng)過優(yōu)化后比肩7nm性能。但當時曝光的這種通過堆疊的方式與蘋果的“Ultra Fusion”架構還是有所不同。
也許有很多人理解雙芯片堆疊是指將兩顆獨立芯片進行物理堆疊的方式去實現(xiàn)性能突破，其實這是非常嚴重的錯誤，如果單單依靠物理堆疊，那么會有非常多的弊端無法解決，例如兼容性，穩(wěn)定性，發(fā)熱控制這些都是沒法通過物理堆疊來解決問題的，在設計思路上面就會走上歧路，得不償失也毫無意義。
雙芯疊加層級運用于設計和生產(chǎn)初期，也就是說在設計過程中將原來的一顆芯片設計成雙層芯片然后利用自己獨特的技術，來將這兩層芯片封裝在一顆芯片中，通過同步信號方式與一些其他方法就可以激活雙層芯片共同發(fā)力，從而實現(xiàn)芯片性能突破。所以說一個物理層堆疊，一個設計之初就開始改變設計思路，這是完全不同的兩個方式。
因此，雖然同樣是指雙芯片組合成單個主芯片，但蘋果與華為可以說是兩種截然不同的方式。
展開 堆疊封裝的三種主要類型
DDR作為一種內存技術正朝著更高性能、更低功耗的方向發(fā)展。應用前景廣闊，將對半導體、計算機、汽車、新能源及各行業(yè)發(fā)展產(chǎn)生影響巨大。
在相同技術下，除了提高存儲密度、水平方向增加芯片數(shù)量以外，一種多層存儲（3D堆疊）技術被大量優(yōu)化采用。
堆疊封裝可以在更小的空間內提供更多的功能。堆疊封裝可以開發(fā)具有不同功能的多芯片封裝，或者將多個存儲芯片放在一個容量增加的封裝中。
堆疊封裝根據(jù)不同的開發(fā)技術分為三種類型：
PiP（Package In Package）
封裝引線鍵合（Wire Bonding）封裝
硅穿孔（TSV）封裝；
一、堆疊封裝工藝優(yōu)點
封裝體的尺寸小，質量輕；頂層封裝模塊和底層封裝模塊的電子元件可以在組裝前進行測試并替換，使得瑕疵率大大降低、良品比率升高，成本也大度下降；在采取垂直互連的方式對上層和下層進行連接，大大的減小了引線長度，減少了寄生電容、寄生電感，電源損耗減小，信號的傳輸速度更快;模塊中的存儲芯片和邏輯芯片可以由不同的商家提供，使產(chǎn)品的生產(chǎn)時間縮短，效率提高。
1、PiP（Package In Package）封裝
一般稱堆疊封裝又稱封裝內的封裝，還稱器件內置器件，是在同一個封裝腔體內堆疊多個芯片形成3D 封裝的一種技術方案。封裝內芯片通過金線鍵合堆疊到基板上，同樣的堆疊，通過金線再將兩個堆疊之間的基板鍵合，然后整個封裝成一個元件便是PiP（器件內置器件）。
PiP技術整合了PCB基板組裝及半導體封裝制作流程，可以將小型存儲卡所需要的零部件（控制器、閃存集成電路、基礎材質、無源計算組件）直接封裝，制成功能完整的Flash存儲卡產(chǎn)品。
展開 華為芯片堆疊封裝設計專利刷屏，請和我一起仿真計算和驗證
近日一篇《華為又一項芯片堆疊封裝專利曝光》的文章刷屏芯片封裝工程師的朋友圈。它是一個避免使用TSV的3D封裝設計，吸引了我的芯片封裝設計精品課學習型仿真工程師的好奇和關注。眾所周知，TSV的制作工藝復雜，可靠性差，尤其是TSV first和TSV middle都需要在fab廠做，甚至會影響芯片器件可靠性，今天我們就來聊聊芯片堆疊封裝那些事。
華為芯片堆疊封裝
華為的這個專利內容如下圖所示，自左向右一步一步開展。首先是下芯片部分。將各個芯片做好RDL和bump或者UBM(Under Bump Metal)，然后face to face焊接一起。但是要注意芯片之間要錯開，芯片需要溝通的部分焊接在一起，而其他有源部分要露出來，方便下一步操作。各芯片連接之后，通過molding將這些芯片都封在一起，然后在EMC(Epoxy Molding Compound)上做過孔，這可比TSV(Through Silicon Via)容易多了。然后在EMC兩面都可以再次RDL，然后上面做UBM和bump。最后可以將其焊接到基板上，然后最上面的芯片也焊接到這個裝配體上，這就完成了3D封裝裝配。
3D封裝是在后摩爾時代為了讓芯片集成度更高，在同一種制程下，3D封裝可以保證相同面積下芯片有更強計算能力與傳輸能力。但是3D封裝面臨一系列如SI(Signal Integrity)、PI(Power Integrity)、Thermal，Mechanical等問題。
要解決的是不同功能芯片之間信號傳遞功能，要求信號路徑盡可能小來保證SI要求。其次要保證芯片供電，對于在“樓上”的芯片來說，電源距離增大代表寄生增加，會增加電阻（靜態(tài)電阻）以及增加阻抗（動態(tài)阻抗），導致電壓無法滿足要求。
展開 臺積電強推新堆疊技術，讓同體積芯片性能增加兩倍
近期，臺積電（TSMC）開始多次提到它的一個新技術－「系統(tǒng)整合單芯片（System-on-Integrated-Chips；SoIC）」，而在今天的法說會上，更具體的提出量產(chǎn)的時間，預計在2021年，臺積電的SoIC技術就將進行量產(chǎn)。
究竟什么是SoIC？根據(jù)臺積電在之前的技術論壇上的說明，所謂SoIC是一種創(chuàng)新的多芯片堆疊技術，能對10納米以下的制程進行晶圓級的接合技術。該技術沒有突起的鍵合結構，因此有更佳運作的性能。
所以從描述上來看，它就是一種晶圓對晶圓（Wafer-on-wafer）的接合（bonding）技術，目前臺積電也正在EDA工具商就此進行合作，推出此制程技術的設計與驗證工具。
更具體的說，它可能是一種3D IC制程的技術，也就是臺積電可能已具備直接位客戶生產(chǎn)3D IC的能力。此技術不僅可以持續(xù)維持摩爾定律，也可望進一步突破單一芯片運行效能。
該技術的發(fā)展關鍵就在于達到?jīng)]有凸起的接合結構，因此它非常可能是采用硅導孔(Through-silicon Vias；TSV)技術，直接透過極微小的孔隙來溝通多層的芯片。
但令人更驚艷的是，臺積電的SoIC技術能使用在10納米以下的制程，這意味著未來的芯片能在接近相同的體積里，增加雙倍以上的性能。因此連臺積電自己都非常看好這項制程技術。
臺積電進攻封裝，威脅OSAT？
臺積電因應蘋果新世代處理器制程推動至7納米，決定同步擴大后段扇出型封裝（InFO）產(chǎn)能，并且從龍?zhí)堆由熘林锌疲a(chǎn)能將再擴增一倍，恐對后段封測廠日月光、硅品營運相對不利。
展開 
摩爾定律如何繼續(xù)延續(xù)：3D堆疊技術或許是答案
所謂的3D堆疊技術其實很好理解，就是在原本的封裝體里面，封裝進兩個以上不同功能的芯片，一般都是在不改變原本的封裝體積大小，而在垂直方向進行的芯片疊放，這種技術所帶來的特點就是改變了原有的在單位面積上不斷增加晶體管的方式，而是在垂直方向上進行芯片疊放，自然也會實現(xiàn)芯片的功能多樣化。
3D芯片堆疊結構示意圖
總體上看，3D堆疊技術在集成度、性能、功耗等方面更具優(yōu)勢，同時設計自由度更高，開發(fā)時間更短，是各封裝技術中最具發(fā)展前景的一種。當前，隨著高效能運算、人工智能等應用興起，加上用于提供多個晶圓垂直通信的TSV技術愈來愈成熟，可以看到越來越多的CPU、GPU和存儲器開始采用3D堆疊技術。
在傳統(tǒng)的SiP封裝系統(tǒng)中，任何芯片堆棧都可以稱為3D，因為在Z軸上功能和信號都有擴展，無論堆棧位于IC內部還是外部。目前，3D芯片技術的類別如下：
1
// 基于芯片堆疊的3D技術
3D IC的初始形式仍廣泛用于SiP領域。具有相同功能的裸芯片從下到上堆疊以形成3D堆疊，然后通過兩側的接合線進行連接，最后以系統(tǒng)級封裝（System-in-Package，SiP）的形式連接。堆疊方法可以是金字塔形，懸臂式，并排堆疊和其他方法。
展開 極速光固化3D打印Figure 4技術：高密度縱向堆疊打印解析
通過高密度部件堆疊可顯著提高構建效率 — 利用Figure4打印機的構建高度、高效嵌套和經(jīng)優(yōu)化的支撐結構，實現(xiàn)更高水平的批量打印和后處理。
高密度縱向堆疊打印相較于傳統(tǒng)制造方法的優(yōu)勢
3D打印通常能夠縮短周轉時間且無需使用昂貴的模具。因此，通過采用高密度縱向堆疊打印，增材制造可用作原型制造和中小規(guī)模生產(chǎn)的絕佳工具。堆疊打印的主要推動因素包括：
● 生產(chǎn)力和效率：通過利用全構建高度（350毫米）和堆疊打印部件，可以打印出更多部件。借助3DSystems的增材制造工作流程軟件3DSprint?，可以輕松生成堆疊，并支持最大化堆積密度、減少后處理和人工時間。
● 支撐件陣列生成：在3DSprint內快速生成和復制整個堆疊的支撐件。開放、稀疏的支撐件網(wǎng)絡可最大限度提高批量制造過程中溶劑沖洗、空氣干燥和后固化過程的有效性。
● 夜間打印和生產(chǎn)節(jié)奏：對于不采用全天候生產(chǎn)時間的制造商來說，夜晚意味著大量的時間浪費，而這些時間本可以用來打印部件。通過降低打印頻率但提高產(chǎn)量，可以更高效地計劃打印，提高一天的吞吐量。如果構建時間太短，更換多臺打印機的構建模型會讓技術人員不堪重負。
● 兼容自動化：提高整個工作流程效率的另一個方法是采用自動化。由于所采用的精確接觸支柱式支撐結構允許快速拆除支撐結構，因此可以采用自動化方式清潔、干燥和固化堆疊部件，而無需人工參與。可采用多個清潔站來清潔部件。
展開 首爾偉傲世｜垂直堆疊式Micro LED技術，可制造100-200吋4K顯示屏
根據(jù)外媒Businesswire報道，據(jù)介紹，首爾偉傲世開發(fā)的這種垂直堆疊式Micro-LED具有獨特的創(chuàng)新設計，其中發(fā)紅光、綠和藍光的三個芯片垂直排列，這和普通的水平排列方式完全不同。與傳統(tǒng)Micro-LED的主要區(qū)別在于，這種方式制作的Micro-LED所發(fā)出三色的光可以更好地混合在一起，變成一個獨立的像素。
首爾偉傲世生產(chǎn)的這種垂直堆疊式Micro-LED產(chǎn)品，可顯示特別清晰的圖像，尤其是其黑色畫面的表現(xiàn)。另外，使用這種垂直堆疊結構的Micro-LED，觀看者可以欣賞到任何方向都不會失真的清晰畫面。
該公司將在德國的IFA2022展會上展示這項面向未來的垂直堆疊式Micro-LED創(chuàng)新技術，目前該方案可用于可制造100至200英寸的4K顯示屏。屆時，該公司的展位上，還將提供一個供參觀者體驗Micro-LED顯示技術的空間，里面會展示兩款Micro-LED顯示屏，包括一個54英寸高分辨率0.625毫米間距(P0.625)的顯示屏和一個81.5 英寸0.9375毫米間距(P0.9375)的顯示屏。參觀者將能夠借此欣賞到每個像素都栩栩如生的高度身臨其境的清晰圖像。
代表首爾偉傲世Micro-LED關鍵生產(chǎn)工藝的各種尚未公開亮相的樣品也將一同向公眾展出。這其中就包括芯片晶圓和其他一些使用特殊巨量轉移技術制造出的Micro-LED產(chǎn)品，通過這些樣品的展示，公司希望能夠為市場和客戶提供各種差異化的成本和質量方案。
此外，首爾偉傲世還將展示其他一些在顯示器層面優(yōu)化Micro-LED性能的技術，例如可以同時降低摩爾紋和提升顯示器黑色畫質的塑封（Molding）工藝，有助于提高強光環(huán)境中色彩鮮艷程度和畫面對比度的低反射技術，以及支持外形自由設計的柜式顯示器(Cabinet display)技術。
展開 芯片制造的6個關鍵步驟--封裝技術：臺積電Chiplets和3D封裝技術詳解
科普|芯片制造的6個關鍵步驟
在智能手機等眾多數(shù)碼產(chǎn)品的更新迭代中，科技的改變悄然發(fā)生。蘋果A15仿生芯片等尖端芯片正使得更多革新技術成為可能。這些芯片是如何被制造出來的，其中又有哪些關鍵步驟呢？
智能手機、個人電腦、游戲機這類現(xiàn)代數(shù)碼產(chǎn)品的強大性能已無需贅言，而這些強大的性能大多源自于那些非常小卻又足夠復雜的科技產(chǎn)物——芯片。世界已被芯片所包圍：2020年，全世界共生產(chǎn)了超過一萬億芯片，這相當于地球上每人擁有并使用130顆芯片。然而即使如此，近期的芯片短缺依然表現(xiàn)出，這個數(shù)字還未達到上限。
盡管芯片已經(jīng)可以被如此大規(guī)模地生產(chǎn)出來，生產(chǎn)芯片卻并非易事。制造芯片的過程十分復雜，今天我們將會介紹六個最為關鍵的步驟：沉積、光刻膠涂覆、光刻、刻蝕、離子注入和封裝。
沉積
沉積步驟從晶圓開始，晶圓是從99.99%的純硅圓柱體（也叫“硅錠”）上切下來的，并被打磨得極為光滑，然后再根據(jù)結構需求將導體、絕緣體或半導體材料薄膜沉積到晶圓上，以便能在上面印制第一層。這一重要步驟通常被稱為 "沉積"。
隨著芯片變得越來越小，在晶圓上印制圖案變得更加復雜。沉積、刻蝕和光刻技術的進步是讓芯片不斷變小，從而推動摩爾定律不斷延續(xù)的關鍵。這包括使用新的材料讓沉積過程變得更為精準的創(chuàng)新技術。
光刻膠涂覆
晶圓隨后會被涂覆光敏材料“光刻膠”（也叫“光阻”）。
展開 芯片反擊開始了！官媒正式發(fā)聲：中國用芯片封裝技術繞過美禁令
比如臺積電為蘋果封裝M1 Ultra時，采用的封裝工藝就是InFO-LSI。在InFO-LSI封裝工藝的支持下，將兩顆M1 MAX連接在一起，變成性能更強大的M1 Ultra。
所以這里又涉及到新的封裝概念，也就是芯片堆疊。顧名思義，芯片堆疊就是將兩顆芯片堆疊使用。雖然M1 Ultra是疊加組合使用，但是因為設備可容納芯片空間面積更大，所以是平面展開。
如果設備容納芯片面積有限，多半就要用3D封裝，以節(jié)省芯片使用面積了。總的來說，芯片封裝的確是一項具有前瞻性的技術，目前臺積電、三星、中芯國際等等都在參與布局。而中芯國際前副董事長蔣尚義說過，摩爾定律已經(jīng)接近物理極限，但芯片工藝會一直走下去，先進封裝就是后摩爾時代布局的技術。
二、芯片封裝能延續(xù)摩爾定律嗎？
以前大部分的芯片制造商通過布局先進工藝，大量采購ASML頂級的EUV光刻機設備，對先進制程投入巨額的研發(fā)資金，終于將先進工藝芯片發(fā)展到了5nm，4nm的程度。
三星已經(jīng)量產(chǎn)出更先進的3nm，臺積電也會在今年下半年實現(xiàn)3nm量產(chǎn)。但是官媒發(fā)聲讓我們意識到先進封裝同樣十分重要，就連芯片行業(yè)大佬蔣尚義也將先進封裝定義為后摩爾時代應該布局的技術。那么芯片封裝能延續(xù)摩爾定律嗎？從理論上來看，的確有這個可能性。因為封裝技術本質上是改變芯片的安裝方式，更大程度發(fā)揮芯片的效益。節(jié)省用于先進工藝資本開支的同時，也讓封裝產(chǎn)業(yè)締造新的輝煌。
往后芯片制造商提升芯片性能不僅僅是采購EUV光刻機，如果能全面推進封裝技術的芯片堆疊，把兩顆芯片當作一顆芯片使用，性能豈不是刷新單顆芯片的紀錄了。摩爾定律認為，集成電路可容納的晶體管每隔2年就會翻倍。
展開 如何破解芯片封裝熱仿真技術“卡脖子”難題？
手機、電腦、智能家電等智能化設備都離不開芯片，隨著人們對智能化設備的功能要求越來越多樣化，芯片不斷朝著小尺寸、多功能、高密度、高功耗的方向發(fā)展，隨之而來的是越來越嚴重的發(fā)熱問題。芯片過熱會導致其性能下降，壽命縮短，造成不可逆損壞，這已經(jīng)成為制約半導體發(fā)展的主要因素。
芯片在出廠前首先要對其進行封裝，封裝是為了實現(xiàn)半導體芯片與外界交換信號并保護其免受各種外部因素影響。為了確保芯片能夠穩(wěn)定工作并延長使用壽命，工程師需要在芯片封裝前進行熱仿真分析。芯片熱仿真分析能夠在樣品和產(chǎn)品開始生產(chǎn)之前發(fā)現(xiàn)熱問題，指導設計優(yōu)化，以保證芯片工作時的溫度不超過其最大結點溫度，從而減少打樣試錯次數(shù)，節(jié)約時間和成本，縮短研發(fā)周期，提高產(chǎn)品質量。
現(xiàn)階段，各類電子設備普遍采用強制空氣對流的方式來冷卻發(fā)熱器件，即通過在芯片上加裝散熱器將芯片散發(fā)的熱量傳遞到散熱片上，并加裝風機等設備增強空氣循環(huán)，將散熱器上的熱量帶走。
對于典型芯片封裝而言，主要的封裝熱阻包括 Die 結到環(huán)境（Junction-to-Ambient）的熱阻 Rja，結到殼（Junction-to-Case）的熱阻 Rjc和結到板（Junction-to-Board）的熱阻 Rjb。其中Rja與器件所處的環(huán)境有關，且器件規(guī)格書中的規(guī)定值一般為生產(chǎn)商基于標準環(huán)境測試，而往往實際應用環(huán)境和標準測試環(huán)境差別較大，Rja很難應用于芯片結溫預計，更多的應用于定性對比不同封裝芯片的散熱能力。因此，在實際應用時，更多的采用結殼熱阻Rjc和結板熱阻Rjb評價器件的散熱能力，由此便產(chǎn)生了雙熱阻模型。
在建立雙熱阻模型時一般做如下假設：
①結點熱量僅存在兩條散熱途徑：通過上表面?zhèn)鬟f到空氣中或散熱器上，通過下表面?zhèn)鬟f到PCB板上；
②上下表面為等溫面，不發(fā)生熱量傳遞；
③結點熱量不通過側面?zhèn)鬟f。
展開 如何破解芯片封裝熱仿真技術“卡脖子”難題？
手機、電腦、智能家電等智能化設備都離不開芯片，隨著人們對智能化設備的功能要求越來越多樣化，芯片不斷朝著小尺寸、多功能、高密度、高功耗的方向發(fā)展，隨之而來的是越來越嚴重的發(fā)熱問題。芯片過熱會導致其性能下降，壽命縮短，造成不可逆損壞，這已經(jīng)成為制約半導體發(fā)展的主要因素。
芯片在出廠前首先要對其進行封裝，封裝是為了實現(xiàn)半導體芯片與外界交換信號并保護其免受各種外部因素影響。為了確保芯片能夠穩(wěn)定工作并延長使用壽命，工程師需要在芯片封裝前進行熱仿真分析。芯片熱仿真分析能夠在樣品和產(chǎn)品開始生產(chǎn)之前發(fā)現(xiàn)熱問題，指導設計優(yōu)化，以保證芯片工作時的溫度不超過其最大結點溫度，從而減少打樣試錯次數(shù)，節(jié)約時間和成本，縮短研發(fā)周期，提高產(chǎn)品質量。
目前，CAE仿真軟件國產(chǎn)化率較低。為解決ICT領域“卡脖子”的難題，云道智造基于根技術平臺開發(fā)了“電子散熱模塊”，率先實現(xiàn)自主化替代，其對標占據(jù)市場90%份額的兩款國際商業(yè)軟件，已在國內電子通信龍頭企業(yè)、芯片企業(yè)得到標桿性應用，并面向相關行業(yè)領域進行推廣。
云道智造“電子散熱模塊”
“電子散熱模塊”是針對電子元器件、設備等散熱的專用 熱仿真模塊，內置電子產(chǎn)品專用零部件模型庫，支持用戶通過“搭積木”的方式快速建立電子產(chǎn)品的
熱分析模型，并利用成熟穩(wěn)定的算法計算流動與傳熱問題，對電子產(chǎn)品進行高效的熱可靠性分析。可廣泛應用于通信設備、電子產(chǎn)品、半導體產(chǎn)品與設備、汽車、航空航天等工業(yè)領域。
產(chǎn)品優(yōu)勢：
點擊圖片 獲取產(chǎn)品資料
現(xiàn)階段，各類電子設備普遍采用強制空氣對流的方式來冷卻發(fā)熱器件，即通過在芯片上加裝散熱器將芯片散發(fā)的熱量傳遞到散熱片上，并加裝風機等設備增強空氣循環(huán)，將散熱器上的熱量帶走。
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英特爾推出全新3D邏輯芯片封裝技術
在“2018 Architecture Day”上，處理器龍頭廠商英特爾（Intel）展示了名為“Foveros”的全新3D封裝技術。
英特爾表示，該技術首次導入了3D堆疊的優(yōu)勢，可達成在邏輯芯片上堆疊的功能。而這也是繼2018年英特爾推出突破性的嵌入式多芯片互連橋接（EMIB）2D封裝技術之后，新一代的封裝技術。
英特爾指出，“Foveros”為整合高性能、高密度和低功耗硅制程技術的元件和系統(tǒng)提供了解決方案。“Foveros”有望首次將芯片的堆疊從傳統(tǒng)的堆疊存儲芯片擴展到高性能邏輯芯片上，其中包括了CPU、GPU、以及人工智能處理器（NPU）。
另外，英特爾還強調，該技術提供了極大的靈活性，因為設計人員可在新的產(chǎn)品形態(tài)中叢集不同技術專利模組與各種儲存芯片和I/O配置。并使得產(chǎn)品能夠分解成更小的芯片組合，其中I/O、SRAM和電源傳輸電路可以整合在基礎芯片中，而高性能邏輯芯片組合則堆疊在頂部。
英特爾預計將從2019年下半年開始推出一系列采用“Foveros”技術的產(chǎn)品。首款“Foveros”技術的產(chǎn)品將整合高性能10納米運算堆疊芯片組合，并搭配22FFL低功耗基礎芯片，使其在小巧的產(chǎn)品中達成一流的性能與功耗效率。（Atkinson）
來源：TechNews科技新報
展開 2.5D/3D芯片-封裝-系統(tǒng)協(xié)同仿真技術研究
系統(tǒng)級芯片（system on chip, SoC）與系統(tǒng)級封裝 (system in package，SiP)都是實現(xiàn)更高性能，更低成本的方式[2]，其中以三維立體封裝為代表的先進封裝技術將是后摩爾時代的核心驅動力之一，當前有多種3D堆疊技術，包括Bond wire， Flip chip及TSV等 [7] 。通過先進封裝的技術，越來越多的2.5D/3D芯片相繼面世，3D封裝和 2.5D封裝之間的基本區(qū)別在于，2.5D 封裝在Interposer上并排互連芯片，而 3D 互連層將芯片進行堆疊，即互連結構在彼此的頂部[16]。業(yè)界無論從設計者還是晶圓廠都在大力發(fā)展2.5D/3D封裝的相關技術。
TSMC是全球領先的晶圓代工廠，也是目前晶圓級先進封裝技術的代表和推動者，最早在2015年，其在蘋果的A9處理器上已經(jīng)使用了InFo封裝技術，TSMC版A9處理器的續(xù)航能力明顯強出三星代工的芯片，從此TSMC不斷增強和鞏固其在先進封裝的優(yōu)勢技術地位，其認為芯片的3D互連將是未來的重要發(fā)展趨勢，能夠有效提升系統(tǒng)效能、縮小芯片面積并整合不同功能。圖1展示了TSMC主要的先進封裝形式，目前TSMC已經(jīng)將SoIC((System-on-Integrated-Chips) 、CoWoS (Chip On Wafer on Substrate)、InFO(Integrated Fan out)、CoW(Chip On Wafer)、WoW(Wafer on Wafer)等先進封裝技術平臺加以整合，統(tǒng)一命名為“TSMC 3DFabric”。通過此平臺，TSMC將提供芯片互連解決方案，滿足用戶在整合數(shù)字芯片、高帶寬存儲芯片及特殊工藝芯片方面的需求。
展開 智芯文庫|封裝行業(yè)正在采用新技術應對芯片散熱問題
這就是為什么許多高級封裝產(chǎn)品適用于大批量或價格彈性的組件，例如服務器芯片。對具有增強散熱性能的制造工藝的材料需求一直在強勁增長。
Chiplet模塊仿真與測試進展
工程師們正在尋找新的方法來在封裝模塊構建之前對封裝可靠性進行熱分析。例如，西門子提供了一個基于雙 ASIC 的模塊的示例，該模塊包含一個扇出再分布層 (RDL)，該扇出再分配層 (RDL) 安裝在 BGA 封裝中的多層有機基板頂部。它使用了兩種模型，一種用于基于 RDL 的 WLP，另一種用于多層有機基板 BGA。這些封裝模型是參數(shù)化的，包括在引入 EDA 信息之前的襯底層堆疊和 BGA，并支持早期材料評估和芯片放置選擇。接下來，導入 EDA 數(shù)據(jù)，對于每個模型，材料圖可以對所有層中的銅分布進行詳細的熱描述。
量化熱阻
如何通過硅芯片、電路板、膠水、TIM 或封裝蓋傳遞是眾所周知的。存在標準方法來跟蹤每個界面處的溫度和電阻值，它們是溫差和功率的函數(shù)。
“熱路徑由三個關鍵值來量化——從器件結到環(huán)境的熱阻、從結到外殼（封裝頂部）的熱阻以及從結到電路板的熱阻，”
詳細的熱模擬是探索材料和配置選項的最便宜的方法。“運行芯片的模擬通常會識別一個或多個熱點，因此我們可以在熱點下方的基板中添加銅以幫助散熱或更換蓋子材料并添加散熱器等。對于多個芯片封裝，我們可以更改配置或考慮采用新方法來防止熱串擾。有幾種方法可以優(yōu)化高可靠性和熱性能，”
在模擬之后，包裝公司執(zhí)行實驗設計 (DOE) 以達到最終的包裝配置。但由于使用專門設計的測試車輛的 DOE 步驟耗時且成本更高，因此首先利用仿真。
選擇 TIM
在封裝中，超過 90% 的熱量通過封裝從芯片頂部散發(fā)到散熱器，通常是帶有垂直鰭片的陽極氧化鋁基。
展開 科普：芯片中的“層”，“層層”全解析！
以圖5所示的晶體管和圖6所示的閃存單元舉例，電路元器件的結構不管是平面的(圖5a、圖6a)，或者是側向的(圖5b、圖6b)，元器件上面不再有元器件的堆疊。經(jīng)過電路層制造、劃片、封裝和測試，就完成了芯片制造的全過程。這種單個電路層的芯片就是早期傳統(tǒng)的平面芯片(2D芯片)。
三、多層芯片堆疊封裝，形成偽3D芯片
隨著芯片封裝工藝進步，為了縮小芯片尺寸，業(yè)界發(fā)明了多層芯片堆疊封裝技術。開始時，堆疊封裝是把多個芯片裸片堆疊放置在一起，把芯片之間的信號通過邦定(bonding)技術連結，組成內部的完整系統(tǒng)，再把外部信號通過封裝引腳外連，最后封裝成為一個完整芯片(圖7a)。后來，業(yè)界發(fā)明了硅通孔(TSV)技術，堆疊的芯片裸片之間的信號是通過TSV連接，形成了更加緊湊的多芯片堆疊封裝芯片(圖7b)。
圖7.多芯片堆疊封裝示意圖(來源：Jin-Fu Li,EE,NCU)
這種芯片內部有多個電路層，它們可以稱為立體芯片，或者稱為3D芯片。但是，這種3D芯片是在封裝階段通過多層芯片裸片堆疊形成的，從芯片制造角度看，這種3D芯片只能看作是偽3D芯片。
四、多層電路層堆疊制造，形成真3D芯片
目前，芯片制造工藝已發(fā)展到爐火純青的地步。為了節(jié)省硅片面積，在下面的電路層制作完成之后，可以繼續(xù)在其上制做另一層電路層，形成兩個、甚至多個電路層在硅晶圓上的堆疊，在芯片制造階段就完成了3D芯片的制造。這樣就實現(xiàn)了真正意義上的立體芯片，也簡稱3D芯片。
這種技術目前主要用在3DNAND閃存等很規(guī)則的芯片制造領域。存儲單元(Memory Cell)采用側向結構。一般地，閃存芯片如果號稱是N層的NAND閃存，就至少有N個電路層。
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