Sip設計的案例
圖元Sip設計服務
作為對比，SiP有以下幾個優勢：
SiP模塊的面積、體積有效減小，使PCB板面積大大減小
從板級電路變成一顆SiP模塊，面積減小，抗振動能力顯著提升
內部互聯線變短，芯片和芯片之間取消封裝引腳，取而代之的是鍵合線及基板上的導線，寄生電容、電阻、電感數量級減小，因此功耗、傳輸延時也會隨之降低，顯著地提升了電路的電性能
傳輸路徑變短，對外產生的干擾也相對減小，可降低噪聲和EMI問題
SiP設計挑戰
鑒于系統對性能、功耗、密度的要求越來越高，SiP開始更多地使用2.5D/3D/晶圓級先進封裝工藝，包含先進封裝工藝的SiP是一個集成了各種有源和無源器件、結構復雜的高性能系統，普遍具有多芯片集成、三維芯片堆疊、硅通孔等帶來的諸多技術上的挑戰。
一、設計與仿真的挑戰：從電路原理設計、芯片如何堆疊、多層基板設計、電性能仿真、散熱問題分析等，芯片設計公司或者傳統封裝設計者以前無需考慮這么多問題，因此遇到這么多設計挑戰會變的無法勝任。
二、設計團隊的稀缺：先進封裝工藝出現了硅基設計，這對傳統封裝設計者來說是陌生的元素。對于IC設計者，系統電路設計、板級設計、先進封裝也都不是他們擅長的。PCB專家在設計SiP基板時，會發現更多的問題，設計寄生參數、散熱、應力等等。行業內有經驗的SiP與先進封裝設計設計團隊相當稀缺和昂貴，導致很多客戶有想法和計劃，但設計與管理團隊的組建遭遇困難，從而導致落地進度相當慢。
三、先進封裝的產能匱乏：SiP封裝里往往具有很多不同功能的裸芯片，這些芯片的來源對于設計者來講是一個非常頭疼的問題。因為芯片廠商對裸芯片出貨的把控很嚴，很多公司甚至禁止出售，加上貿易戰的影響，用戶想拿到裸芯片的難度非常大。
展開 五分鐘看完SiP設計EDA流程
EDA設計工具在SiP實現流程中占有舉足輕重的地位。文章在介紹Cadence 產品的基礎上，同時梳理和補全了業界常用的其他幾大EDA公司的主流SiP設計與仿真工具。供大家參考和學習。
--------設計工具--------
Cadence的Allegro Package Designer Plus，是封裝設計業內的準行業標準工具，可實現WireBond、FlipChip、SiP、Chiplet異構集成，2.5D/3D硅基封裝的設計與驗證。對于SiP系統級封裝產品來說：
01、可實現裸芯，無源器件在基板上的構建，封裝基板的疊構，支持Wirebond金（銅）線設計，HDI微孔結構設計，基板布線設計，及多種類后處理。
02、其基于Constraint Manager的規則設計，提供了一個高可靠性的設計/可制造性/信號完整性一體化平臺。
03、制造方面，提供幾乎所有種類的生產文件如ODB++,Gerber274X等等。
04、與Cadence 自身的Sigrity系列，Celcius系列，Clarity系列仿真軟件無縫集成，軟件內部的模型參數導出工具可將基板參數直接在仿真工具中進行編輯，縮短了仿真驗證前期準備的耗時。
05、其具有的3D編輯器與主流仿真軟件的仿真模型一體化關聯，保證了SiP封裝在2.5D/3D熱仿真，3D力學仿真驗證領域數據的一致性與準確性。
06、支持多用戶在同一界面下完成設計及檢查。
（裸芯疊構示意）
（Wire Bond 設置）
（3D檢查）
在SiP設計完成后，我們通常需要對SiP封裝的電性能及熱性能進行電熱協同仿真，以保證封裝產品的可靠性。
展開 IT/CAD與EDA平臺解決方案
另外作為 Cadence 華東地區總代理，我們熟練掌握 Cadence SiP 設計全流程工具的使用方法與應用，能為客戶提供專業而且快速高效的設計與產品咨詢服務。
到目前為止，服務過的客戶有 58 所，607 所，614 所，772 所，715 所，218 所，華東光電研究所等。SiP 制造工程化合作伙伴包括但不限于：長電科技，深南電路，58 所，55 所，214 所。
以下從培訓，項目輔導和設計服務，三個方面介紹 SiP 工程化研制的服務包內容。
SiP項目輔導服務
對用戶的一個真實 SiP 工程化研制項目，提供全程應用咨詢與輔導服務。咨詢服務內容涵蓋了SiP 設計全流程以及生產制造相關，以及全流程 EDA 工具的使用指導。形式上使用用戶現場或者遠程咨詢相結合的方式。目標是讓用戶從零開始到可以建立和導入 SiP 的設計、仿真工程數據，熟悉和掌握設計和仿真環境，實現工程化數據輸出，最終達到與設計、制造的委外合作單位可以進行全 方位的設計協同、檢查、確認和驗收等。更重要的是，通過一個項目的全程咨詢服務，幫助團隊建 立SiP設計與工程化制造的全流程能力。
項目輔導服務具體的服務范圍包括以下：
SiP設計服務
公司系統設計部，有豐富的設計人力資源，設計過各種功能的 SiP 產品，從消費級到工業級涵蓋了各行各業，能為客戶提供快速高效低成本的設計方案。在設計工具方面，Cadence 目前是業界唯一可以為 SiP 產品提供全流程設計工具的公司，幾乎所有封裝廠以接收 Cadence 工具的數據為主，作為 Cadence 產品的代理商，依靠 Cadence 設計工具的軟件功能，我們更加專業和方便地實現上述設計仿真全流程。
展開 技術分享丨淺談SiP系列-常用軟件工具篇（上）
EDA設計工具在SiP制造流程中占有舉足輕重的地位，目前市面上最常見的SiP設計工具是Allegro Package Designer Plus和SiP Layout Option，其可實現2D 2.5D 3.D 等封裝工藝中芯片，封裝，無源器件在基板上的構建，疊構，設計，驗證及生產文件生成。其簡化了多個芯片集成在單個基板上的設計流程 。
裸芯疊構示意
Wire Bond 設置
3D檢查
同時在SiP設計完成后，我們通常需要對SiP封裝的電性能及熱性能進行電熱協同仿真，以保證封裝產品的可靠性。Cadence針對封裝SIP的仿真分析工具主要分為三大類：一是封裝模型的提取、建模工具，二是信號完整性工具，第三類為電源完整性工具，具體如下：
模型提取
? XtractIM
XtractIM 是一款專門針對IC封裝的寬帶模型提取及封裝性能評估工具。XtractIM能夠生成標準的IBIS格式和SPICE子電路格式的封裝模型。提取出的模型可以是各引腳或各網絡的RLC網表，可以是帶耦合參數的矩陣，也可以是Pi/T型SPICE子電路。XtractIM生成的模型可以用來評估封裝模型電性能的好壞，也可用于系統級的SI和PI的仿真。
? XcitePI
XcitePI 是以芯片為中心的仿真和模型提取工具，可以用來設計和驗證電源分配網絡（PDN）和高速I/O。XcitePI可以提取芯片PDN模型和I/O互連模型。用戶可以選擇對部分結構或者整個芯片提取模型。模型提取考慮到整個芯片電源網格所有導體的寄生電阻，電容和電感的耦合。XcitePI提取的模型可以進一步用在系統級分析或者芯片-封裝-PCB的協同設計。XcitePI還支持時域和頻域的芯片PDN仿真，評估I/O電源地和信號的性能。
展開 
SiP技術與微系統
所以在設計SiP時，在滿足功能的前提下，盡可能簡單，用最少的芯片實現SiP的功能，否則，其中一顆芯片失效了，其它芯片往往就跟著“陪葬”了。
(3) 目的性，系統都具有明確目的，即系統表現出的某種特定功能。這種目的必須是系統的整體目的，不是構成系統要素或子系統的局部目的。通常情況下，一個系統可能有多重目的性。對應到SiP上，就涉及到SiP功能的定義，如果有明確的應用目的，SiP的功能定義就容易明確，應當避免目的不明確而將功能定義的含糊，從而增加SiP設計實現的難度。
(4) 層次性，一個復雜的系統由多個子系統組成，子系統可能又分成多個更小的子系統，而這個系統本身又是一個更大系統的組成部分，系統是有層次的。系統的結構與功能都是指的相應層次上的結構與功能，而不能代表高層次和低層次上的結構與功能。對應到SiP上，SiP應該屬于一個復雜系統的子系統，同時SiP中還會包含更小的系統，例如一個SiP中可能包含一顆或者多顆SoC，或者已經通過晶圓級封裝工藝完成一次集成的產品。
(5) 環境適應性，系統所具有的隨外部環境變化相應進行自我調節、以適應新環境的能力。系統必須在環境變化時，對自身功能作出相應調整。沒有環境適應性的系統，是沒有生命力的。對應到SiP上，在設計SiP時，應當考慮到環境的變化對SiP產品的影響，考慮到SiP可能的應用領域以及產品的生命周期。
(6) 動態性，系統的生命周期所體現出的系統本身也處在孕育、產生、發展、衰退、湮滅的變化過程中。對應到SiP上，同樣存在SiP產品構思、規劃、設計、生產、測試、推廣、應用、更新換代等過程。
微 系 統 的 定 義
微系統通常是指在很小的尺度內實現的系統，這個尺度通常是指一個芯片內部或者封裝的內部。
展開 系統級封裝可靠性的研究現狀及存在問題
為發展航天用高可靠 SiP，應以航天重點型號用關鍵元器件的國產化工作為主導，不斷推動SiP 產品整個產業的自主發展。
( 2) SiP 產品測試分析能力不足。
航天用 SiP 產品設計是集眾多技術于一體的復雜技術，設計過程需要考慮如何實現多種工藝、電路和三維互連結構的高密度集成，需要綜合優化電、熱與機械( 力學) 性能，需要全局平衡信號/電源完整性、EMC /EMI 以及空間環境影響。國內部分現有檢測單位對復雜的大規模/超大規模集成電路、微波組件等尚無完整的檢測能力，更不具備對 SiP 開展完整的檢測分析。這本身與 SiP 內部核心芯片嚴重依賴進口有關，同時也與當前國內半導體產業精細分工，缺乏能對 SiP 各芯片、組件設計與測試融會貫通的復合型人才有關。并且，國內針對 SiP 的分析文獻主要是分析單一應力下單個結構的可靠性，缺少其在綜合應力下的整體可靠性分析和評價，與產品的實際應用環境相差較大，無法對航天等高可靠性應用領域的 SiP 產品做出有效的可靠性評價。
( 3) SiP 產品評價標準體系不完善。
目前，針對航天用 SiP 的評價標準主要借鑒 GJB2438A—2002《混合集成電路通用規范》。但是，航天用 SiP 是介于單機設備與元器件之間的一個“特殊群體”，對其進行分析不僅要考慮外部環境的熱效應、機械應力、電磁干擾等問題，同時還要兼顧器件自身的熱效應、材料匹配、電磁干擾等問題，尤其要關注新結構新工藝帶來的評價分析標準的缺失問題。國外早已建立起完備的航天元器件標準體系，如歐洲建立的基于歐洲航天局和航天元器件協調委員會的元器件標準體系，其目標是使元器件的設計、封裝、制造形成一套完整的可靠性評價體系; 美國國家航空航天局 NASA 也獨立建立了航天元器件標準體系。我國在參考現有的國際標準基礎上，結合我國的實際特點，逐步構建了中國航天元器件評價標準體系。
展開 智芯研報 | 芯片產業鏈：芯片自主可控深度解析
一般認為封裝測試的技術含量和實現難度比前兩者低，但是隨著SiP及先進封裝技術的出現和迅速發展，需要重新定義芯片的封裝和測試。
SiP及先進封裝在封裝原來的三個特點：芯片保護、尺度放大、電氣連接的基礎上，增加了三個新特點：提升功能密度、縮短互聯長度、進行系統重構，因此其復雜程度和實現難度與傳統的封裝相比有很大程度的提升。
同時，SiP及先進封裝也給封裝測試提出了新的機遇和挑戰。
3.1 芯片封裝
我們從封裝設計和產品封裝兩方面來分析芯片封裝。
1）封裝設計
早先的封裝中沒有集成（Integration）的概念，封裝設計是比較簡單的，對工具要求也很低，Auto CAD就是常用的封裝設計工具，隨著MCM、SiP技術的出現，封裝設計變得越來越復雜，加上目前SiP、先進封裝、Chiplet、異構集成概念的市場接受度越來越高，封裝內集成的復雜度和靈活度急劇上升，對封裝設計的要求也越來越高，
SiP和先進封裝設計工具目前只有Cadence和 Siemens EDA（Mentor）兩家，Cadence是老牌的封裝設計EDA提供商，市場占有率高，用戶的忠誠度也比較高。
Siemens EDA（Mentor）是封裝設計領域的后起之秀，但其技術先進性上則體現了“后浪”的特點。業界大佬TSMC, Intel, SAMSUNG紛紛選擇Siemens EDA作為其先進封裝（HDAP）的首選工具，主要在于兩點：先進的設計工具和強悍的驗證工具。
展開 Ansys成為英特爾代工服務設計生態系統聯盟的創始成員之一
通過與Ansys和其他合作伙伴展開合作，該聯盟將開發先進的流程與方法，并匯聚我們的知識、資源和熱情來推動電子設計的發展，從而提高生產力。”
通過運用先進的封裝技術，可將多個芯片集成至系統級封裝（SiP）設計內，從而顯著提升容量、性能與靈活性，這將打造全新的集成系統。
Ansys電子與半導體事業部副總裁兼總經理John Lee指出：“IFS成立的初衷是幫助滿足全球不斷增長的半導體需求，能夠成為支持半導體行業發展的一份子，Ansys引以為豪。此外，我們很榮幸能夠與IFS結盟，成為其新聯盟中的主要EDA廠商之一。我們滿懷熱情地迎接這個機遇，并不遺余力地提供持續支持，從而幫助我們的客戶充分利用芯片技術進行創新設計。”
展開 Ansys成為英特爾代工服務設計生態系統聯盟的創始成員之一
通過與Ansys和其他合作伙伴展開合作，該聯盟將開發先進的流程與方法，并匯聚我們的知識、資源和熱情來推動電子設計的發展，從而提高生產力。”
通過運用先進的封裝技術，可將多個芯片集成至系統級封裝（SiP）設計內，從而顯著提升容量、性能與靈活性，這將打造全新的集成系統。
Ansys電子與半導體事業部副總裁兼總經理John Lee指出：“IFS成立的初衷是幫助滿足全球不斷增長的半導體需求，能夠成為支持半導體行業發展的一份子，Ansys引以為豪。此外，我們很榮幸能夠與IFS結盟，成為其新聯盟中的主要EDA廠商之一。我們滿懷熱情地迎接這個機遇，并不遺余力地提供持續支持，從而幫助我們的客戶充分利用芯片技術進行創新設計。”
想要了解更多Ansys半導體解決方案，可查看『2021 Ansys Innovation大會』——CPS-芯片封裝系統專題分會場，>>成為Ansys數字資源中心會員查看更多精彩內容
展開 Ansys成為英特爾代工服務設計生態系統聯盟的創始成員之一
通過與Ansys和其他合作伙伴展開合作，該聯盟將開發先進的流程與方法，并匯聚我們的知識、資源和熱情來推動電子設計的發展，從而提高生產力。”
通過運用先進的封裝技術，可將多個芯片集成至系統級封裝（SiP）設計內，從而顯著提升容量、性能與靈活性，這將打造全新的集成系統。
Ansys電子與半導體事業部副總裁兼總經理John Lee指出：“IFS成立的初衷是幫助滿足全球不斷增長的半導體需求，能夠成為支持半導體行業發展的一份子，Ansys引以為豪。此外，我們很榮幸能夠與IFS結盟，成為其新聯盟中的主要EDA廠商之一。我們滿懷熱情地迎接這個機遇，并不遺余力地提供持續支持，從而幫助我們的客戶充分利用芯片技術進行創新設計。”
展開 Si3P 之 integration
直到 SiP（System in Package）概念出現后，封裝內集成技術的春天才真正來到了。從某種程度上，我們可以說，SiP技術是封裝內部的集成的最典型的代表。
真正的SiP技術是什么時間出現的呢？確切的時間確實不好追溯。
在中國，筆者是作為最早參與SiP研發的工程人員。
2009-2010年，我參與了一款SiP項目的研制，該產品主要為了服務航空航天項目中的系統小型化而研發，內部集成了包括SoC, FPGA，SRAM, SDRAM, Flash 等多種芯片，真正成為一個系統。和原型PCB相比，其面積不到原始PCB面積的5%，真正實現了產品小型化，此外該產品性能提升、功耗降低。真正體現了SiP小型化、低功耗、高性能的特點。
國內第一款SiP設計版圖（2010年）
直到今天，這款產品依然在某些國家重點部門得到廣泛應用。
在SiP技術出現后，商業公司很少明確表明他們是否采用SiP技術，所以SiP并不為大眾所知曉，只是在相關技術人員中間討論和流傳。
直到2014 年 9 月，蘋果推出了萬眾期待的 Apple Watch，明確提出采用了SiP技術，SiP技術開始一下子變得炙手可熱，很多大公司紛紛表示向SiP技術進軍。
基于SiP的概念和思路，新的概念和技術層出不窮，例如FOWLP，InFO，CoWos，HBM，HMC，Wide-IO，AiP，Chiplet，Cavity，Die stack，Heterogeneous…... 等等，請不要讓這些字眼弄花了你的眼睛，這些技術總歸都是基于不同的工藝和技術，為了實現在封裝內的集成。
包括OSAT，Foundry，系統廠商都開始關注SiP技術并積極展開研發和應用。
展開 
資訊 | 總投資175億的碳化硅項目或將落地山西
《山西省“十四五”新材料規劃》亦提到，“十四五”期間，重點發展碳化硅、砷化鎵、藍寶石等材料，加快引進器件設計、制造、封裝、測試、應用等產業鏈項目入晉落地，建成國家重要的半導體研發生產基地。
電磁工程師的導師——集成在Cadence中的HFSS
通過使用集成了Cadence的ANSYS HFSS 3D布局功能，工程師可以輕松地對Allegro、APD、SiP或Virtuoso布局設計等進行直接設置，然后采用HFSS進行分析。用戶通過在布局工具中設置開口區域即可指定哪些區域或連接區域需要利用HFSS求解。區域一旦設定，軟件就會選擇合適的網絡，同時多個端口將自動地分配到設計中的網絡或焊球。為了完成該設置，用戶還應指定求解頻率和掃描范圍。
優勢
當在Cadence中完成設置時，高度精確、值得信賴的HFSS有限元電磁場求解器即可求解3D電磁場問題。由于在Cadence環境中可自動創建和/或指定求解區域、目標網絡、激勵端口及邊界條件，工程師們無需熟練掌握3D建模方法。
這種集成技術即可發揮ANSYS HFSS 3D有限元求解器的功能優勢，同時讓建模變得非常簡單快速。不具備HFSS專業知識的工程師也可以獲得十分精確的電磁場仿真結果，從而滿足高速差分對、過孔過渡、球柵陣列過渡、封裝至PCB過渡、硅上的無源組件、射頻電路等更多應用的需求。該功能為求解復雜3D電磁場仿真提供了一種非常簡單的方法。
下列HFSS功能也可在Cadence Allegro、APD、SiP和Virtuoso等環境中進行設置。
l HFSS 端口繪制及設置
l 自動裁剪包括pwr/gnd范圍的網絡
l 設置HFSS網格剖分頻率
l 掃頻種類（離散或內插）及頻率范圍設置
l HFSS 收斂標準
l 求解器（直接或迭代）及基函數（零階、一階、二階或混合）選擇
使用該集成功能的工程師同樣可以利用技術控制文件導入。該功能可以利用“.xml”文件提供默認和/或增強分析和網格設置。
展開 SIP封裝工藝流程
系統級封裝（SIP）技術從20世紀90年代初提出到現在，經過十幾年的發展，已經能被學術界和工業界廣泛接受，成為電子技術研究新熱點和技術應用的主要方向之一，并認為他代表了今后電子技術發展的方向之一。
三、SIP封裝類型
從目前業界SIP的設計類型和結構區分，SIP可分為三類。
3.1 2D SIP
此類封裝是在同一個封裝基板上將芯片一個挨一個的排列以二維的模式封裝在一個封裝體內。
3.2 堆疊SIP
此類封裝是在一個封裝中采用物理的方法將兩個或多個芯片堆疊整合起來進行封裝。
3.3 3D SIP
此類封裝是在2D封裝的基礎上，把多個羅芯片、封裝芯片、多芯片甚至圓片進行疊層互聯，構成立體封裝，這種結構也稱作疊層型3D封裝。
展開 干貨 | SIP封裝工藝流程
相對于2D封裝，采用堆疊的3D封裝技術又可以增加使用晶圓或模塊的數量，從而在垂直方向上增加了可放置晶圓的層數，進一步增強SIP技術的功能整合能力。而內部接合技術可以是單純的線鍵合（Wire Bonding），也可使用覆晶接合（Flip Chip），也可二者混用。
另外，除了2D與3D的封裝結構外，還可以采用多功能性基板整合組件的方式——將不同組件內藏于多功能基板中，達到功能整合的目的。不同的芯片排列方式，與不同的內部接合技術搭配，使SIP的封裝形態產生多樣化的組合，并可依照客戶或產品的需求加以客制化或彈性生產。
SIP的技術難點
SIP的主流封裝形式是BGA，但這并不是說具備傳統先進封裝技術就掌握了SIP技術。
對于電路設計而言，三維芯片封裝將有多個裸片堆疊，如此復雜的封裝設計將帶來很多問題：比如多芯片集成在一個封裝內，芯片如何堆疊起來；再比如復雜的走線需要多層基板，用傳統的工具很難布通走線；還有走線之間的間距，等長設計，差分對設計等問題。
此外，隨著模塊復雜度的增加和工作頻率（時鐘頻率或載波頻率）的提高，系統設計的難度會不斷增加，設計者除具備必要的設計經驗外，系統性能的數值仿真也是必不可少的設計環節。
來源：潔凈廠房設計和施工
展開 