3D Sip
關注創建者：zaipu1803 創建時間：2018-09-11
3D Sip的實例教程
3D系統級封裝在2019年提供
芯片封裝技術近來變得越來越重要，因為將所有器件集成到單個處理器中變得越來越困難和昂貴。 三星（與臺積電和GlobalFoundries一樣）已經為復雜產品提供了許多封裝解決方案，例如用于移動SoC的FOPLP-PoP和用于HBM2 DRAM芯片的I-Cube（2.5D）。明年三星將提供其3D SiP（系統級封裝）解決方案，使其能夠將各種器件封裝在一個面積很小的三維封裝中。
三星代工廠的3D SiP將成為業界首個用于異構3D SiP的技術之一（目前所有SiP都是2D）。 封裝解決方案將使半導體合約制造商能夠使用完全不同工藝技術制造的元件組裝SiP。
來源：雷鋒網
展開 2018年中期臺積電又推出了接近 3D封裝層次的多芯片堆疊技術 SoIC，主要是針對 10nm 以下的工藝技術進行晶圓級接合。據DIGITIMES消息，臺積電內部已經把SoIC正式列入WLSI平臺，并稱一兩年內采用SoIC封裝的產品將會商品化。另有消息稱，賽靈思與臺積電公司已經就7nm工藝和3D IC技術開展合作，將共同打造其下一代All Programmable FPGA、MPSoC和3D IC。
在2018年舉行的三星晶圓代工論壇上，三星公布了在封測領域的路線圖。三星目前已經可以提供2.5D封裝層次的I-Cube技術，同時計劃2019年推出3D SiP系統級封裝。三星的IC設計服務合作伙伴智原也在先進封裝工藝方面與其進行配合，提供與3D SiP 封裝工藝相對應的方案。
中芯國際對3D封裝技術也有所布局，2014年它與長電科技合資建立中芯長電半導體公司。中芯長電面向凸塊加工(Bumping)等中段硅片工藝進行代工制造。2016年中芯長電14納米凸塊加工實現量產。這也意味著，中芯國際在3D封裝技術上邁出了重要一步。
專業封測廠面臨新挑戰
隨著3D封裝的重要性不斷提升，盡管英特爾、臺積電等均表示，開發3D封裝技術的主要目標，并非要與專業封測代工廠(OSAT)競爭，但是這一趨勢必然會對原有產業格局造成影響。高通公司資深副總裁陳若文就表示，硅片級系統封裝(WLP)和3D系統集成的趨勢，強化了產業鏈上下游之間的內在聯系，要求各個環節不再是割裂地單獨進行生產加工，而是要求從系統設計、產品設計、前段工藝技術和封測各個環節開展更加緊密的合作。
由于3D封裝需要把不同工藝技術的裸片封裝在一個硅片級的系統里，這就產生了在硅片級進行芯片之間互聯的需要，從而產生了凸塊(Bumping)、再布線(RDL)、硅通孔(TSV)等中段工藝。
展開 針對2.5D封裝，三星推出了可與臺積電CoWoS封裝制程相抗衡的I-Cube封裝制程，在2018年三星晶圓代工論壇日本會議上，三星公布了其封測領域的路線圖，就2.5D/3D封裝上來說，三星已經可以提供I-Cube 2.5D封裝，明年則會推出3D SiP系統級封裝，其中I-Cube封裝已經可以實現4路HBM 2顯存堆棧。
而一直以來，三星與臺積電共同分享蘋果訂單，但臺積電推出的晶圓級扇出封裝技術讓其獨享蘋果訂單，這就讓三星對3D封裝有了更多的興趣，于是他們推出了可與臺積電晶圓級扇出型封裝（InFO）抗衡的FOPLP-PoP封裝，其目標2019年前為新制程建立量產系統，藉此贏回蘋果供應訂單。
雖然，三星一直在臺積電后面不斷追趕，看似追的很吃力，但根據其在2018年三星晶圓代工論壇日本會議上，有高管表示2018年晚些時候三星會推出7nm FinFET EUV工藝，而8nm LPU工藝也會開始風險試產，2019年則會推出5/4nm FinFET EUV工藝，同時開始18nm FD-SOI工藝的風險試產。2020年三星則會推出3nm EUV工藝。
而從市場上看，鉅亨網消息顯示，三星晶圓代工已宣布打造名為 SAFE的完整生態圈，在合作伙伴上，三星晶圓代工并已選擇智原為重要 IC 設計服務合作伙伴，除數款 10 納米芯片將在今年底前完成設計定案（tape-out），明年還將進階至 7 納米及 8 納米等先進制程世代。智原也將配合三星晶圓代工的先進封裝制程，針對 FOPLP-PoP 及 I-Cube 等 2.5D/3D 封裝制程，及明年將推出的 3D SiP 封裝制程等，提供相對應方案，并爭取人工智能 (AI)、高效能運算 (HPC) 等 ASIC 委托設計及量產訂單。
展開 另外，三星還表示，2019年，單芯片封裝技術3D SiP將準備就緒。
1.新封裝領域，3D 封裝、SiP（System In a Package，系統級封裝）已實現規模商用，以 SiP等先進封裝為基礎的 Chiplet 模式未來市場規模有望快速增長，目前臺積電、AMD、Intel 等廠商已紛紛推出基于 Chiplet 的解決方案。
2.新材料領域，隨著 5G、新能源汽車等產業的發展，硅難以滿足對高頻、高功率、高壓的需求以 GaAs、GaN、SiC 為代表的第二代和第三代半導體迎來發展契機。
3.新架構領域，以 RISC-V 為代表的開放指令集將取代傳統芯片設計模式，更高效應對快速迭代、定制化與碎片化的芯片需求。為應對大數據、人工智能等高算力的應用要求，AI NPU 興起。存內計算架構將數據存儲單元和計算單元融合為一體，能顯著減少數據搬運，極大地提高計算并行度和能效。長期來看，量子、光子、類腦計算也有望取得突破。
新封裝：提高效率、降低成本，先進封裝前景廣闊
隨著節點縮小，工藝變得越來越復雜且昂貴，在經典平面縮放耗盡了現有技術資源、應用又要求集成更加靈活和多樣化的今天，若在芯片中還想“塞進更多元件”，就必須擴展到立體三維，從異構集成(HI)中找出路。
SiP 優勢顯著，是超越摩爾定律的必然選擇路徑。受限于摩爾定律的極限，單位面積可集成的元件數量越來越接近物理極限。而 SiP 封裝技術能實現更高的集成度，組合的系統具有更優的性能，是超越摩爾定律的必然選擇路徑。相比 SOC：
（1）SiP 技術集成度更高，但研發周期反而更短。SiP技術能減少芯片的重復封裝，降低布局與排線難度，縮短研發周期。采用芯片堆疊的 3D SiP 封裝，能降低 PCB 板的使用量，節省內部空間。例如：iPhone7 PLUS 中采用了約 15 處不同類型的 SiP工藝，為手機內部節省空間。
展開 
3D Sip的相關專題、標簽、搜索
3D Sip的最新內容
1.新封裝領域，3D 封裝、SiP（System In a Package，系統級封裝）已實現規模商用，以 SiP等先進封裝為基礎的 Chiplet 模式未來市場規模有望快速增長，目前臺積電、AMD、Intel 等廠商已紛紛推出基于 Chiplet 的解決方案。
3.3 3D SIP
此類封裝是在2D封裝的基礎上，把多個羅芯片、封裝芯片、多芯片甚至圓片進行疊層互聯，構成立體封裝，這種結構也稱作疊層型3D封裝。
而得益于近十年來先進封裝與芯片堆疊技術的發展，例如3D堆疊、SiP等，也使得異構集成成為了大幅存在可能。下圖顯示了先進芯片封裝技術的趨勢。
這些手段基本都是在封裝階段進行，我們可以稱之為3D集成、3D封裝或者3D SiP技術。
SiP從結構方向上可以分為兩類基本的形式，一類是多塊芯片平面排布的維封裝結構（2D SiP），另一類是芯片垂直疊裝的三維封裝/集成結構（3D SiP）。
在2DSiP結構中，芯片并排水平貼裝在基板上的，貼裝不受芯片尺寸大小的限制,工藝相對簡單和成熟，但其封裝面積相應地比較大，封裝效率比較低。
3.3 3D SIP
此類封裝是在2D封裝的基礎上，把多個羅芯片、封裝芯片、多芯片甚至圓片進行疊層互聯，構成立體封裝，這種結構也稱作疊層型3D封裝。
四、SIP封裝的制程工藝：
SIP封裝制程按照芯片與基板的連接方式可分為引線鍵合封裝和倒裝焊兩種。
基于TSV的兩種3D集成技術比較
以上的技術都是指在芯片工藝制作完成后，再進行堆疊形成3D集成，這些手段基本都是在封裝階段進行，我們可以稱之為封裝內的3D集成、3D封裝或者3D SiP技術。
現在，我們甚至可以說，幾乎每個人都離不開SiP技術了！因為現在的每一款手機中都采用了SiP技術，而且SiP也開始更加廣泛地應用到了國民生產和生活的各個領域。
2019年3月，中芯長電發布世界首個超寬頻雙極化的5G毫米波天線芯片晶圓級集成封裝SmartAiP?（Smart Antenna in Package）工藝技術，這是SmartAiP? 3D-SiP工藝平臺首次在具體市場領域得到應用。
三星目前已經可以提供2.5D封裝層次的I-Cube技術，同時計劃2019年推出3D SiP系統級封裝。三星的IC設計服務合作伙伴智原也在先進封裝工藝方面與其進行配合，提供與3D SiP 封裝工藝相對應的方案。
中芯國際對3D封裝技術也有所布局，2014年它與長電科技合資建立中芯長電半導體公司。中芯長電面向凸塊加工(Bumping)等中段硅片工藝進行代工制造。
三星電機FOPLP最初用來生產電源管理芯片(PM-IC)，但2018年已開始導入量產穿戴式裝置的AP芯片，供應自家穿戴式裝置新品Galaxy Watch使用，預計2019年全面跨入異質集成、晶圓堆疊的3D SiP系統級封裝。
