SiP Layout Option
關(guān)注創(chuàng)建者：圖元TOPBRAIN 創(chuàng)建時間：2022-07-12
SiP Layout Option的實例教程
EDA設(shè)計工具在SiP制造流程中占有舉足輕重的地位，目前市面上最常見的SiP設(shè)計工具是Allegro Package Designer Plus和SiP Layout Option，其可實現(xiàn)2D 2.5D 3.D 等封裝工藝中芯片，封裝，無源器件在基板上的構(gòu)建，疊構(gòu)，設(shè)計，驗證及生產(chǎn)文件生成。其簡化了多個芯片集成在單個基板上的設(shè)計流程 。
裸芯疊構(gòu)示意
Wire Bond 設(shè)置
3D檢查
同時在SiP設(shè)計完成后，我們通常需要對SiP封裝的電性能及熱性能進行電熱協(xié)同仿真，以保證封裝產(chǎn)品的可靠性。Cadence針對封裝SIP的仿真分析工具主要分為三大類：一是封裝模型的提取、建模工具，二是信號完整性工具，第三類為電源完整性工具，具體如下：
模型提取
? XtractIM
XtractIM 是一款專門針對IC封裝的寬帶模型提取及封裝性能評估工具。XtractIM能夠生成標準的IBIS格式和SPICE子電路格式的封裝模型。提取出的模型可以是各引腳或各網(wǎng)絡(luò)的RLC網(wǎng)表，可以是帶耦合參數(shù)的矩陣，也可以是Pi/T型SPICE子電路。XtractIM生成的模型可以用來評估封裝模型電性能的好壞，也可用于系統(tǒng)級的SI和PI的仿真。
? XcitePI
XcitePI 是以芯片為中心的仿真和模型提取工具，可以用來設(shè)計和驗證電源分配網(wǎng)絡(luò)（PDN）和高速I/O。XcitePI可以提取芯片PDN模型和I/O互連模型。用戶可以選擇對部分結(jié)構(gòu)或者整個芯片提取模型。模型提取考慮到整個芯片電源網(wǎng)格所有導(dǎo)體的寄生電阻，電容和電感的耦合。XcitePI提取的模型可以進一步用在系統(tǒng)級分析或者芯片-封裝-PCB的協(xié)同設(shè)計。XcitePI還支持時域和頻域的芯片PDN仿真，評估I/O電源地和信號的性能。
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SiP Layout Option的最新內(nèi)容
EDA設(shè)計工具在SiP制造流程中占有舉足輕重的地位，目前市面上最常見的SiP設(shè)計工具是Allegro Package Designer Plus和SiP Layout Option，其可實現(xiàn)2D 2.5D 3.D 等封裝工藝中芯片，封裝，無源器件在基板上的構(gòu)建，疊構(gòu)，設(shè)計，驗證及生產(chǎn)文件生成。其簡化了多個芯片集成在單個基板上的設(shè)計流程 。
