去耦電容
關注創(chuàng)建者：一葉_4024 創(chuàng)建時間：2020-08-27
去耦電容的視頻教程
ANSYS SIwave電源完整性仿真操作詳解
本視頻是利用ANSYS SIwave軟件進行電源完整性仿真操作詳解視頻 ，對PCB電源直流壓降仿真，及電源完整性去耦電容自動優(yōu)化仿真，從導入PCB設置，到仿真電源設置，電容選取，結果輸出審查，生成電源樹等全流程進行詳細操作講解。
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ANSYS SIwave信號完整性仿真基礎
ANSYS SIwave是一款特別針對PCB、芯片封裝的SI/PI/EMC仿真工具，他與EDA設計工具無縫集成，涵蓋PCB從直流設計到去耦電容設計，從高速設計到EMC設計各個方面，幫助工程師深刻洞察電路器件與電磁場器件的相互作用，并能自動考慮PCB板上所有互連結構，如走線，過孔和焊盤等，對高速信號完整性及電源完整性進行評估分析。
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去耦電容的實例教程
ANSYS SIwave 的PI Advisor功能模塊對于第三方EDA版圖設計中使用的電容器件，在考慮成本和電容數(shù)量等優(yōu)先考慮事項基礎上自動遍歷分析，以實現(xiàn)滿足指定目標阻抗的去耦電容最佳組合方案。設計者可以實施適當?shù)?em>去耦電容優(yōu)化方案，減少電源噪聲，降低零件成本，提高設計性能。
在ANSYS SIwave中的PI Advisor求解模塊主要用來進行去耦電容的自動優(yōu)化，其主要流程如下：
在simulation菜單下點擊PI Advisor，設置阻抗優(yōu)化后的目標值
在如下的對話框中選定需優(yōu)化的電容
計算結束后軟件會給出幾種備選方案，可根據(jù)實際情況選定合適的備選方案，運行自動優(yōu)化。下圖為優(yōu)化前后的對比結果
本文展示了使用ANSYS SIwave 的PI Advidor功能模塊進行去耦電容自動優(yōu)化的基本流程，避免了以工程師經(jīng)驗來進行去耦電容設計，減少了產(chǎn)品在設計時由于不滿足要求的返工次數(shù)，節(jié)約開發(fā)時間和成本。
展開 在去耦電容優(yōu)化中如何考慮直流偏置與溫度的影響
（圖為視頻截圖）
視頻簡介：
去耦電容的優(yōu)化對電源完整性和電磁輻射的控制有巨大影響，而傳統(tǒng)的電容優(yōu)化仿真無法考慮電容直流偏置以及環(huán)境溫度對電容性能的影響的，因此在多電壓系統(tǒng)和高溫環(huán)境下無法準確評估系統(tǒng)的最終性能。
ANSYS SIWAVE中內(nèi)置的新電容模型，突破了傳統(tǒng)S參數(shù)模型的局限，結合SIWAVE本身的直流仿真結果和ANSYS ICEPAK的熱仿真結果，能夠自動展現(xiàn)對電容真實性能隨直流偏置和溫度變化的影響，從而幫助用戶在復雜場景下找到最佳的電容優(yōu)化策略。本流程除了可以結合ANSYS ICEPAK仿真的溫度分布，還支持由用戶指定電容的不同溫度狀態(tài)，從而在設計初期就實現(xiàn)快速評估。
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展開 ANSYS SIwave 18.1去耦電容優(yōu)化分析(pdf教程+源文件)
設計印刷線路板時，每個集成電路的電源，地之間都要加一個去耦電容。去耦電容有兩個作用：一方面是本集成電路的蓄能電容，提供和吸收該集成電路開門關門瞬間的充放電能;另一方面旁路掉該器件的高頻噪聲。數(shù)字電路中典型的去耦電容為0.1uf的去耦電容有5nH分布電感，它的并行共振頻率大約在7MHz左右，也就是說對于10MHz以下的噪聲有較好的去耦作用，對40MHz以上的噪聲幾乎不起作用。
1uf，10uf電容，并行共振頻率在20MHz以上，去除高頻率噪聲的效果要好一些。在電源進入印刷板的地方和一個1uf或10uf的去高頻電容往往是有利的，即使是用電池供電的系統(tǒng)也需要這種電容。
每10片左右的集成電路要加一片充放電電容，或稱為蓄放電容，電容大小可選10uf。最好不用電解電容，電解電容是兩層溥膜卷起來的，這種卷起來的結構在高頻時表現(xiàn)為電感，最好使用膽電容或聚碳酸醞電容。
去耦電容值的選取并不嚴格，可按C=1/f計算;即10MHz取0.1uf，對微控制器構成的系統(tǒng)，取0.1~0.01uf之間都可以。
3、降低噪聲與電磁干擾的一些經(jīng)驗。
（1） 能用低速芯片就不用高速的，高速芯片用在關鍵地方。
（2） 可用串一個電阻的辦法，降低控制電路上下沿跳變速率。
（3） 盡量為繼電器等提供某種形式的阻尼。
（4） 使用滿足系統(tǒng)要求的最低頻率時鐘。
（5） 時鐘產(chǎn)生器盡量*近到用該時鐘的器件。石英晶體振蕩器外殼要接地。
（6） 用地線將時鐘區(qū)圈起來，時鐘線盡量短。
（7） I/O驅動電路盡量*近印刷板邊，讓其盡快離開印刷板。對進入印制板的信號要加濾波，從高噪聲區(qū)來的信號也要加濾波，同時用串終端電阻的辦法，減小信號反射。
（8） MCD無用端要接高，或接地，或定義成輸出端，集成電路上該接電源地的端都要接，不要懸空。
展開 設計印刷線路板時，每個集成電路的電源，地之間都要加一個去耦電容。去耦電容有兩個作用：一方面是本集成電路的蓄能電容，提供和吸收該集成電路開門關門瞬間的充放電能；另一方面旁路掉該器件的高頻噪聲。數(shù)字電路中典型的去耦電容為0.1uf的去耦電容有5nH分布電感，它的并行共振頻率大約在7MHz左右，也就是說對于10MHz以下的噪聲有較好的去耦作用，對40MHz以上的噪聲幾乎不起作用。
1uf，10uf電容，并行共振頻率在20MHz以上，去除高頻率噪聲的效果要好一些。在電源進入印刷板的地方和一個1uf或10uf的去高頻電容往往是有利的，即使是用電池供電的系統(tǒng)也需要這種電容。
每10片左右的集成電路要加一片充放電電容，或稱為蓄放電容，電容大小可選10uf。好不用電解電容，電解電容是兩層溥膜卷起來的，這種卷起來的結構在高頻時表現(xiàn)為電感，好使用膽電容或聚碳酸醞電容。
去耦電容值的選取并不嚴格，可按C＝1/f計算；即10MHz取0.1uf，對微控制器構成的系統(tǒng)，取0.1～0.01uf之間都可以。
3、降低噪聲與電磁干擾的一些經(jīng)驗
（1）能用低速芯片就不用高速的，高速芯片用在關鍵地方。
（2）可用串一個電阻的辦法，降低控制電路上下沿跳變速率。
（3）盡量為繼電器等提供某種形式的阻尼。
（4）使用滿足系統(tǒng)要求的低頻率時鐘。
（5）時鐘產(chǎn)生器盡量臨近用該時鐘的器件。石英晶體振蕩器外殼要接地。
（6）用地線將時鐘區(qū)圈起來，時鐘線盡量短。
（7）I/O驅動電路盡量＊近印刷板邊，讓其盡快離開印刷板。對進入印制板的信號要加濾波，從高噪聲區(qū)來的信號也要加濾波，同時用串終端電阻的辦法，減小信號反射。
（8）MCD無用端要接高，或接地，或定義成輸出端，集成電路上該接電源地的端都要接，不要懸空。
（9）閑置不用的門電路輸入端不要懸空，閑置不用的運放正輸入端接地，負輸入端接輸出端。
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去耦電容的最新內(nèi)容
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合作伙伴：武漢慧和聚成科技有限公司
地點：線上
費用：免費
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5月15日 | Ansys SIwave 基礎培訓及案例分析
簡介：本次Ansys SIwave基礎培訓及案例分析課程，以Ansys Electronics Desktop為統(tǒng)一操作平臺，系統(tǒng)講解軟件基礎操作，深度覆蓋SYZ參數(shù)提取、TDR仿真、DCIR分析、PI仿真、去耦電容優(yōu)化核心模塊
一期一會 | 什么是電源完整性？3個月前
PCB的布局會影響PDN阻抗、電流路徑的電感、以及電源層和信號層走線之間的電容。此外，去耦電容器也會影響阻抗。PDN阻抗在不同頻率范圍內(nèi)會發(fā)生顯著變化。
去耦電容器
去耦電容器，是在穩(wěn)壓器模塊（VRM）響應不夠快時提供電流的分立器件。因為PDN阻抗會隨著頻率而變化，所以設計人員在PDN中放置多個去耦電容器，以在頻率范圍內(nèi)保持低阻抗。
如何測量和分析電源完整性？
（5）加解耦電容（去耦電容）：在IC的電源端加解耦電容。
（6）高頻扼流
：當有數(shù)字地和模擬地等公共接地時，要在它們之間加高頻扼流器件，一般可以用中心孔穿有導線的高頻鐵氧體磁珠。
（7）鋪銅
：增加接地的面積也可減小信號的干擾。（在鋪銅過程中需要去除死銅）
（8）走線長度：走線長度越短越好，這樣的話，受到的干擾就會減少。
（5）加解耦電容（去耦電容）：在IC的電源端加解耦電容。
（6）高頻扼流：當有數(shù)字地和模擬地等公共接地時，要在它們之間加高頻扼流器件，一般可以用中心孔穿有導線的高頻鐵氧體磁珠。
（7）鋪銅：增加接地的面積也可減小信號的干擾。（在鋪銅過程中需要去除死銅）
（8）走線長度：走線長度越短越好，這樣的話，受到的干擾就會減少。
傳統(tǒng)Si基功率模塊封裝存在寄生參數(shù)過高，散熱效率差的問題，這主要是由于傳統(tǒng)封裝采用了引線鍵合和單邊散熱技術，針對這兩大問題，SiC 功率模塊封裝在結構上采用了無引線互連（wireless interconnection）和雙面散熱（double-side cooling）技術，同時選用了導熱系數(shù)更好的襯底材料，并嘗試在模塊結構中集成去耦電容、溫度/電流傳感器以及驅動電路等，研發(fā)出了多種不同的模塊封裝技術
CBYPASS是高頻的去耦電容器，CIN是電容器大電容。在開關元件Q1導通的情況下，電流波形的大部分陡峭部分由CBYPASS提供，然后由CIN提供。
在圖1-b中，紅線示出了當開關元件Q1斷開時的電流流動的狀態(tài)。續(xù)流二極管D1導通，存儲在電感器L中的能量釋放到輸出側。對于降壓轉換器拓撲，由于電感插入輸出串聯(lián)輸出電容電流平穩(wěn)。
OptimizePI可以幫助設計人員自動地在合適的位置放置合適容值的去耦電容，來確保產(chǎn)品設計以最低的成本或最小的面積滿足電源分配系統(tǒng)（PDS）的性能目標，優(yōu)化電源平面諧振，或者在不增加電容種類的情況下實現(xiàn)最佳的PI、EMI性能。
確定單電源參考平面
安全使用去耦電容是處理電源完整性的一種至關重要的措施。去偶電容只能夠存放在PCB的頂層和底層。
去耦電容的走線、焊盤，還有過孔將嚴重的影響到去耦電容的效果。因此在設計時必須充分考慮連接去耦電容的走線，應盡可能的短而寬，連接到過孔的導線也應盡可能的短。
對于電磁干擾、電場干擾可采用電磁屏蔽、靜電屏蔽來隔離噪聲，也可采用接地、去耦電容等措施來減少噪聲的影響。
(5)冗余設計。硬件冗余設計可以在元件級、子系統(tǒng)級或系統(tǒng)級上進行，必然增加硬件和成本。因此，設計時應仔細權衡采用硬件冗余的利弊關系。在計算機控制系統(tǒng)中，主要采用控制單元冗余和控制系統(tǒng)冗余來提高系統(tǒng)硬件可靠性。
3.
IMEC 3D 系統(tǒng)集成研發(fā)副總裁 Eric Beyne也指出，在2022 年的 VLSI 論文中，實現(xiàn)了將背面處理與 2.5D金屬-絕緣體-金屬電容器 (MIMCAP) 相結合，該電容器用作去耦電容器。2.5D MIMCAP 將電容密度提高了4到5倍，進一步改善了 IR 壓降。他們的工作表明，背面供電可以通過新的設計選項創(chuàng)建一個非常動態(tài)的設計空間，幫助解決傳統(tǒng)2D IC縮放的缺點。
