去耦電容的案例
干貨 | 基于ANSYS SIwave 的去耦電容自動優化（PI Advisor）功能介紹
ANSYS SIwave 的PI Advisor功能模塊對于第三方EDA版圖設計中使用的電容器件，在考慮成本和電容數量等優先考慮事項基礎上自動遍歷分析，以實現滿足指定目標阻抗的去耦電容最佳組合方案。設計者可以實施適當的去耦電容優化方案，減少電源噪聲，降低零件成本，提高設計性能。
在ANSYS SIwave中的PI Advisor求解模塊主要用來進行去耦電容的自動優化，其主要流程如下：
在simulation菜單下點擊PI Advisor，設置阻抗優化后的目標值
在如下的對話框中選定需優化的電容
計算結束后軟件會給出幾種備選方案，可根據實際情況選定合適的備選方案，運行自動優化。下圖為優化前后的對比結果
本文展示了使用ANSYS SIwave 的PI Advidor功能模塊進行去耦電容自動優化的基本流程，避免了以工程師經驗來進行去耦電容設計，減少了產品在設計時由于不滿足要求的返工次數，節約開發時間和成本。
展開 【ANSYS 培訓視頻分享】在去耦電容優化中如何考慮直流偏置與溫度的影響
在去耦電容優化中如何考慮直流偏置與溫度的影響
（圖為視頻截圖）
視頻簡介：
去耦電容的優化對電源完整性和電磁輻射的控制有巨大影響，而傳統的電容優化仿真無法考慮電容直流偏置以及環境溫度對電容性能的影響的，因此在多電壓系統和高溫環境下無法準確評估系統的最終性能。
ANSYS SIWAVE中內置的新電容模型，突破了傳統S參數模型的局限，結合SIWAVE本身的直流仿真結果和ANSYS ICEPAK的熱仿真結果，能夠自動展現對電容真實性能隨直流偏置和溫度變化的影響，從而幫助用戶在復雜場景下找到最佳的電容優化策略。本流程除了可以結合ANSYS ICEPAK仿真的溫度分布，還支持由用戶指定電容的不同溫度狀態，從而在設計初期就實現快速評估。
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ANSYS SIwave 18.1去耦電容優化分析(pdf教程+源文件)
PCB布線絕招，一般人我不告訴他！
設計印刷線路板時，每個集成電路的電源，地之間都要加一個去耦電容。去耦電容有兩個作用：一方面是本集成電路的蓄能電容，提供和吸收該集成電路開門關門瞬間的充放電能;另一方面旁路掉該器件的高頻噪聲。數字電路中典型的去耦電容為0.1uf的去耦電容有5nH分布電感，它的并行共振頻率大約在7MHz左右，也就是說對于10MHz以下的噪聲有較好的去耦作用，對40MHz以上的噪聲幾乎不起作用。
1uf，10uf電容，并行共振頻率在20MHz以上，去除高頻率噪聲的效果要好一些。在電源進入印刷板的地方和一個1uf或10uf的去高頻電容往往是有利的，即使是用電池供電的系統也需要這種電容。
每10片左右的集成電路要加一片充放電電容，或稱為蓄放電容，電容大小可選10uf。最好不用電解電容，電解電容是兩層溥膜卷起來的，這種卷起來的結構在高頻時表現為電感，最好使用膽電容或聚碳酸醞電容。
去耦電容值的選取并不嚴格，可按C=1/f計算;即10MHz取0.1uf，對微控制器構成的系統，取0.1~0.01uf之間都可以。
3、降低噪聲與電磁干擾的一些經驗。
（1） 能用低速芯片就不用高速的，高速芯片用在關鍵地方。
（2） 可用串一個電阻的辦法，降低控制電路上下沿跳變速率。
（3） 盡量為繼電器等提供某種形式的阻尼。
（4） 使用滿足系統要求的最低頻率時鐘。
（5） 時鐘產生器盡量*近到用該時鐘的器件。石英晶體振蕩器外殼要接地。
（6） 用地線將時鐘區圈起來，時鐘線盡量短。
（7） I/O驅動電路盡量*近印刷板邊，讓其盡快離開印刷板。對進入印制板的信號要加濾波，從高噪聲區來的信號也要加濾波，同時用串終端電阻的辦法，減小信號反射。
（8） MCD無用端要接高，或接地，或定義成輸出端，集成電路上該接電源地的端都要接，不要懸空。
展開 
PCB板元器件布局布線基本規則
設計印刷線路板時，每個集成電路的電源，地之間都要加一個去耦電容。去耦電容有兩個作用：一方面是本集成電路的蓄能電容，提供和吸收該集成電路開門關門瞬間的充放電能；另一方面旁路掉該器件的高頻噪聲。數字電路中典型的去耦電容為0.1uf的去耦電容有5nH分布電感，它的并行共振頻率大約在7MHz左右，也就是說對于10MHz以下的噪聲有較好的去耦作用，對40MHz以上的噪聲幾乎不起作用。
1uf，10uf電容，并行共振頻率在20MHz以上，去除高頻率噪聲的效果要好一些。在電源進入印刷板的地方和一個1uf或10uf的去高頻電容往往是有利的，即使是用電池供電的系統也需要這種電容。
每10片左右的集成電路要加一片充放電電容，或稱為蓄放電容，電容大小可選10uf。好不用電解電容，電解電容是兩層溥膜卷起來的，這種卷起來的結構在高頻時表現為電感，好使用膽電容或聚碳酸醞電容。
去耦電容值的選取并不嚴格，可按C＝1/f計算；即10MHz取0.1uf，對微控制器構成的系統，取0.1～0.01uf之間都可以。
3、降低噪聲與電磁干擾的一些經驗
（1）能用低速芯片就不用高速的，高速芯片用在關鍵地方。
（2）可用串一個電阻的辦法，降低控制電路上下沿跳變速率。
（3）盡量為繼電器等提供某種形式的阻尼。
（4）使用滿足系統要求的低頻率時鐘。
（5）時鐘產生器盡量臨近用該時鐘的器件。石英晶體振蕩器外殼要接地。
（6）用地線將時鐘區圈起來，時鐘線盡量短。
（7）I/O驅動電路盡量＊近印刷板邊，讓其盡快離開印刷板。對進入印制板的信號要加濾波，從高噪聲區來的信號也要加濾波，同時用串終端電阻的辦法，減小信號反射。
（8）MCD無用端要接高，或接地，或定義成輸出端，集成電路上該接電源地的端都要接，不要懸空。
（9）閑置不用的門電路輸入端不要懸空，閑置不用的運放正輸入端接地，負輸入端接輸出端。
展開 來，認識一下，什么是地彈噪聲！
3、如如何減弱“PCB地彈效應”
3.1、增加恰當的去耦電容
實際上，為了減小1MHz對整個電路的干擾，我們在D、E點間加入去耦電容C7。如圖示。那么，這個電容的作用是什么？
其等效電路分析如下（注意，該等效電路不是非常準確，但是能說出大致原理，精確的模型請讀者在技術上進階后自行思考分析）： 由于C的容抗為：Zc=1/（2πfc），故對于電源和地的1MHz的噪聲而言，等效為圖3.1-2的R34。
由于R34的阻抗遠遠小于（R32 + R33 + R35），而“噪聲信號源”（即：圖中的數字電路模塊）又有相當大的“內阻”，所以會產生2個效果：1、“噪聲信號源”的大部分能量將通過R34——因而大部分噪聲能量通過圖中的“（1）”環路構成較小的環流路徑而消失掉，這部分能量雖然強，但是不會干擾“（1）”以外的電路；只有小部分能量“逃出”“（1）”環路，以較弱的能量干擾其他電路。2、“噪聲信號源”的1MHz方波干擾將不復存在，將被C7濾成圖中實線表示的類似正弦波的變化平滑的波形。
這樣的好處是：1、環路面積減小，高頻的輻射能量減輕，EMC干擾將大大減小；2、方波干擾變成正弦波干擾，其高次諧波分量將大大減小，所以其干擾能力也大大減弱！ 哈哈，太和諧了！ 現在，你是否明白了：為什么數字芯片電源端一般要得接一個電源去耦電容？為什么很多講PCB布線的書籍上都會出現“要添加電源去耦電容”？
展開 PCB貼層設計要遵循的原則
確定單電源參考平面
安全使用去耦電容是處理電源完整性的一種至關重要的措施。去偶電容只能夠存放在PCB的頂層和底層。
去耦電容的走線、焊盤，還有過孔將嚴重的影響到去耦電容的效果。因此在設計時必須充分考慮連接去耦電容的走線，應盡可能的短而寬，連接到過孔的導線也應盡可能的短。
確定多電源參考平面
多電源參考平面將被拆分成好幾個電壓不相同的實體區域。倘若緊鄰多電源層的是信號層，那其附近的信號層上的信號電流，有可能會遭到不滿意的返回路徑，使返回路徑上產生縫隙。
相對于高速數字信號，這些不合理的返回路徑設計也許會造成情況嚴重的問題，因此要求高速數字信號布線需要遠離多電源參考平面。
確定多個接地參考平面
眾多接地參考平面能造成其中一種好的低阻抗的電流返回路徑，能很大程度上減少共模EMI。
接地平面和電源平面須要緊密耦合，信號層也要和緊鄰的參考平面緊密耦合。減少層與層之間的介質厚度，以便于實現這個目的。
合理設計布線組合
一種信號路徑所跨躍的兩種層次為一種【布線組合】。最適合的布線組合設計是盡量避免返回電流，從一種參考平面流到另一種參考平面；而是從一種參考平面的一個點（面）留到另一個點（面）。
而為了能實現復雜的布線，走線的層間轉換是無法避免的。在信號層間轉變時，要確保返回電流可以順利地從一種參考平面流到另一種參考平面。
聲明：
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展開 電子工程師入門：PCB布線的不傳之秘（轉）
（2） 盡量在關鍵元件，如ROM、RAM等芯片旁邊安裝去耦電容。實際上，印制電路板走線、引腳連線和接線等都可能含有較大的電感效應。大的電感可能會在Vcc走線上引起嚴重的開關噪聲尖峰。防止Vcc走線上開關噪聲尖峰的唯一方法，是在VCC與電源地之間安放一個0.1uF的電子去耦電容。如果電路板上使用的是表面貼裝元件，可以用片狀電容直接緊*著元件，在 Vcc引腳上固定。最好是使用瓷片電容，這是因為這種電容具有較低的靜電損耗（ESL）和高頻阻抗，另外這種電容溫度和時間上的介質穩定性也很不錯。盡量不要使用鉭電容，因為在高頻下它的阻抗較高。在安放去耦電容時需要注意以下幾點：
在印制電路板的電源輸入端跨接100uF左右的電解電容，如果體積允許的話，電容量大一些則更好。原則上每個集成電路芯片的旁邊都需要放置一個0.01uF的瓷片電容，如果電路板的空隙太小而放置不下時，可以每10個芯片左右放置一個1～10的鉭電容。對于抗干擾能力弱、關斷時電流變化大的元件和RAM、ROM等存儲元件，應該在電源線（Vcc）和地線之間接入去耦電容。電容的引線不要太長，特別是高頻旁路電容不能帶引線。
（3） 在單片機控制系統中，地線的種類有很多，有系統地、屏蔽地、邏輯地、模擬地等，地線是否布局合理，將決定電路板的抗干擾能力。在設計地線和接地點的時候，應該考慮以下問題：
邏輯地和模擬地要分開布線，不能合用，將它們各自的地線分別與相應的電源地線相連。在設計時，模擬地線應盡量加粗，而且盡量加大引出端的接地面積。一般來講，對于輸入輸出的模擬信號，與單片機電路之間最好通過光耦進行隔離。在設計邏輯電路的印制電路版時，其地線應構成閉環形式，提高電路的抗干擾能力。地線應盡量的粗。如果地線很細的話，則地線電阻將會較大，造成接地電位隨電流的變化而變化，致使信號電平不穩，導致電路的抗干擾能力下降。
展開 射頻電路電源和接地的設計方法
由此可見，電容器只是在頻率接近或低于其SRF時才具有去耦作用，在這些頻點電容表現為低阻。圖 2給出了不同容值下的典型 S11參數，從這些曲線可以清楚地看到 SRF，還可以看出電容越大，在較低頻率處所提供的去耦性能越好(所呈現的阻抗越低)。
圖2 不同電容的阻抗曲線
在 Vcc星型拓撲的主節點處最好放置一個大容量的電容器，如 2.2μF。該電容具有較低的 SRF，對于消除低頻噪聲、建立穩定的直流電壓很有效。IC 的每個電源引腳需要一個低容量的電容器(如 10nF)，用來濾除可能耦合到電源線上的高頻噪聲。對于那些為噪聲敏感電路供電的電源引腳，可能需要外接兩個旁路電容。例如：用一個 10pF電容與一個 10nF電容并聯提供旁路，可以提供更寬頻率范圍的去耦，盡量消除噪聲對電源電壓的影響。每個電源引腳都需要認真檢驗，以確定需要多大的去耦電容以及實際電路在哪些頻點容易受到噪聲的干擾。
良好的電源去耦技術與嚴謹的 PCB布局、Vcc引線(星型拓撲)相結合，能夠為任何 RF系統設計奠定穩固的基礎。盡管實際設計中還會存在降低系統性能指標的其它因素，但是，擁有一個“無噪聲”的電源是優化系統性能的基本要素。
圖 3：過孔的電特性模型
接地和過孔設計
地層的布局和引線同樣是 WLAN 電路板設計的關鍵，它們會直接影響到電路板的寄生參數，存在降低系統性能的隱患。RF電路設計中沒有唯一的接地方案，設計中可以通過幾個途徑達到滿意的性能指標。可以將地平面或引線分為模擬信號地和數字信號地，還可以隔離大電流或功耗較大的電路。根據以往 WLAN評估板的設計經驗，在四層板中使用單獨的接地層可以獲得較好的結果。憑借這些經驗性的方法，用地層將 RF部分與其它電路隔離開，可以避免信號間的交叉干擾。
展開 干貨|PCB貼層設計要遵循的原則
確定單電源參考平面
安全使用去耦電容是處理電源完整性的一種至關重要的措施。去偶電容只能夠存放在PCB的頂層和底層。
去耦電容的走線、焊盤，還有過孔將嚴重的影響到去耦電容的效果。因此在設計時必須充分考慮連接去耦電容的走線，應盡可能的短而寬，連接到過孔的導線也應盡可能的短。
確定多電源參考平面
多電源參考平面將被拆分成好幾個電壓不相同的實體區域。倘若緊鄰多電源層的是信號層，那其附近的信號層上的信號電流，有可能會遭到不滿意的返回路徑，使返回路徑上產生縫隙。
相對于高速數字信號，這些不合理的返回路徑設計也許會造成情況嚴重的問題，因此要求高速數字信號布線需要遠離多電源參考平面。
確定多個接地參考平面
眾多接地參考平面能造成其中一種好的低阻抗的電流返回路徑，能很大程度上減少共模EMI。
接地平面和電源平面須要緊密耦合，信號層也要和緊鄰的參考平面緊密耦合。減少層與層之間的介質厚度，以便于實現這個目的。
合理設計布線組合
一種信號路徑所跨躍的兩種層次為一種【布線組合】。
展開 PCB貼層設計的一般原則
確定單電源參考平面
安全使用去耦電容是處理電源完整性的一種至關重要的措施。去偶電容只能夠存放在PCB的頂層和底層。
去耦電容的走線、焊盤，還有過孔將嚴重的影響到去耦電容的效果。因此在設計時必須充分考慮連接去耦電容的走線，應盡可能的短而寬，連接到過孔的導線也應盡可能的短。
確定多電源參考平面
多電源參考平面將被拆分成好幾個電壓不相同的實體區域。倘若緊鄰多電源層的是信號層，那其附近的信號層上的信號電流，有可能會遭到不滿意的返回路徑，使返回路徑上產生縫隙。
相對于高速數字信號，這些不合理的返回路徑設計也許會造成情況嚴重的問題，因此要求高速數字信號布線需要遠離多電源參考平面。
確定多個接地參考平面
眾多接地參考平面能造成其中一種好的低阻抗的電流返回路徑，能很大程度上減少共模EMI。
接地平面和電源平面須要緊密耦合，信號層也要和緊鄰的參考平面緊密耦合。減少層與層之間的介質厚度，以便于實現這個目的。
合理設計布線組合
一種信號路徑所跨躍的兩種層次為一種【布線組合】。
展開 
根據經驗總結從三個方面考慮PCB的設計
一，從電源完整性來考慮PCB的設計
1，去耦電容的布局
高速PCB設計中，去耦電容起著重要的作用，它的放置位置也很重要。這是因為在電源向負載短時間供電中，電容中的存儲電荷可防止電壓下降，如電容放置位置不恰當可使線阻抗過大，影響供電。同時電容在器件的高速切換時可濾除高頻噪聲。對于去耦電容的放置，我們知道，如果位置不當的話會增大線路阻抗，降低其諧振頻率同時影響供電。小容值電容去耦路徑短，所以一般擺放靠近IC，否則起不到去耦效果；大容值電容去耦路徑長，擺放位置相對寬松一些。所以輸入電源，一般是先經過大電容，再經過小電容，再進入IC芯片。
2，電源回路的設計
電源回路的設計要保證電源完整性，我們知道，良好的電源分配網絡是必不可少的。首先對電源線和地線的設計，我們要保證線寬加粗，這樣才能盡可能地減少其阻抗值。隨著芯片的速度越來越高，我們越來越多地使用多層板，通過專用的電源層做電源平面分割供電和專用的地層構成回路，這樣就減少了線路的電感。
二.從信號完整性來考慮PCB的設計
PCB的信號完整性問題主要包括信號反射、串擾、信號延遲和時序錯誤。
1、反射：信號在傳輸線上傳輸時，當高速PCB上傳輸線的特征阻抗與信號的源端阻抗 或負載阻抗不匹配時，信號會發生反射，使信號波形出現過沖、下沖和由此導致的振鈴現象。PCB設計時一般是通過做阻抗匹配來防止反射的產生。
單端50 ohm
差分100 ohm
2、 串擾：在PCB中，串擾是指當信號在傳輸線上傳播時，因電磁能量通過互容和互感耦合 對相鄰的傳輸線產生的不期望的噪聲干擾，它是由不同結構引起的電磁場在同一區域里的相互作用而產生的。互容引發耦合 電流，稱為容性串擾；而互感引發耦合電壓，稱為感性串擾。在PCB上，串擾與走線長度、信號線間距，以及參考地平面的狀況等有關。
展開 電路板的可靠性設計
2）配置去耦電容。在直流電源回路中，負載的變化會引起電源噪聲。例如在數字電路中，當電路從一個狀態轉換為另一種狀態時，就會在電源線上產生一個很大的尖峰電流，形成瞬變的噪聲電壓。配置去耦電容可以抑制因負載變化而產生的噪聲，是DSP電路板的可靠性設計的一種常規做法：電源輸人端可跨接一個10～100μF的電解電容器；為每個集成電路芯片配置一個0.01 μF的陶瓷電容器；對于關斷時電流變化大的器件和ROM、RAM等存儲型器件，應在芯片的電源線和地線間直接接入去耦電容。注意去耦電容的引線不能過長，特別是高頻旁路電容不能帶引線。
3）電路板器件的布置。在器件布置方面與其他邏輯電路一樣，應把相互有關的器件盡量放得靠近些，這樣可以獲得較好的抗噪聲效果。時鐘發生器、晶振和CPU的時鐘輸人端都易產生噪聲，這些器件要相互靠近些，同時遠離模擬器件。
提高開關頻率可以減小電感值，從而減小電感的體積，但受功率管開關頻率和開關損耗限制，合理的開關頻率為10～20kHz，這里定為20kHz。
展開 EMC之PCB設計技巧
電感和電容耦合會因為電磁場的存在而影響“受害”走線，從而在“受害走線”上產生正向和反向電流。這樣的話，在信號的發送長度和接收長度幾乎相等的穩定環境中就會產生紋波。
在一個平衡良好、走線穩定的環境中，感應電流應相互抵消，從而消除串擾。但是，我們身處不完美的世界，這樣的事不會發生。因此，我們的目標是必須將所有走線的串擾保持在最小水平。如果使并行走線之間的寬度為走線寬度的兩倍，則串擾的影響可降至最低。例如，如果走線寬度為5密耳，則兩條并行走線之間的最小距離應為10密耳或更大。
隨著新材料和新的元器件不斷出現，PCB設計人員還必須繼續應對電磁兼容性和干擾問題。
技巧4：去耦電容
去耦電容可減少串擾的不良影響，它們應位于設備的電源引腳和接地引腳之間，這樣可以確保交流阻抗較低，減少噪聲和串擾。為了在寬頻率范圍內實現低阻抗，應使用多個去耦電容。
放置去耦電容的一個重要原則是，電容值最小的電容器要盡可能靠近設備，以減少對走線產生電感影響。這一特定的電容器盡可能靠近設備的電源引腳或電源走線，并將電容器的焊盤直接連到過孔或接地層。如果走線較長，請使用多個過孔，使接地阻抗最小。
技巧5：避免90°角
為降低EMI，應避免走線、過孔及其它元器件形成90°角，因為直角會產生輻射。在該角處電容會增加，特性阻抗也會發生變化，導致反射，繼而引起EMI。 要避免90°角，走線應至少以兩個45°角布線到拐角處。
技巧6：謹慎使用過孔
在幾乎所有PCB布局中，都必須使用過孔在不同層之間提供導電連接。PCB布局工程師需特別小心，因為過孔會產生電感和電容。
展開 電子設計基本概念100問解析（71-80問）
1.71 什么叫旁路電容、去耦電容，兩者的區別在哪？
答：可將混有高頻電流和低頻電流的交流電中的高頻成分旁路濾掉的電容，稱做“旁路電容”。對于同一個電路來說，旁路（bypass）電容是把輸入信號中的高頻噪聲作為濾除對象，把前級攜帶的高頻雜波濾除。
去耦電容是電路中裝設在元件的電源端的電容，此電容可以提供較穩定的電源，同時也可以降低元件耦合到電源端的噪聲，間接可以減少其他元件受此元件噪聲的影響。
去耦和旁路都可以看作濾波。去耦電容相當于電池，避免由于電流的突變而使電壓下降，相當于濾紋波。具體容值可以根據電流的大小、期望的紋波大小、作用時間的大小來計算。去耦電容一般都很大，對更高頻率的噪聲，基本無效。旁路電容就是針對高頻來的，也就是利用了電容的頻率阻抗特性。電容一般都可以看成一個RLC串聯模型。在某個頻率，會發生諧振，此時電容的阻抗就等于其ESR。如果看電容的頻率阻抗曲線圖，就會發現一般都是一個V形的曲線。具體曲線與電容的介質有關，所以選擇旁路電容還要考慮電容的介質，一個比較保險的方法就是多并幾個電容，其關系示意如圖1-47所示。
表1-47 旁路電容與去耦電容示意圖
1.72 什么叫做串擾？
答：串擾,就是指一條線上的能量耦合到其他傳輸線,它是由不同結構引起的電磁場在同一區域里的相互作用而產生的。串擾在數字電路中非常普遍地存在著，如芯片內部、PCB板、接插件、芯片封裝，以及通信電纜等等。
串擾可能是數據進行高速傳輸中最重要的一個影響因素了。它是一個信號對另外一個信號耦合所產生的一種不受歡迎的能量值。根據麥克斯韋定律，只要有電流的存在，就會有磁場存在，磁場之間的干擾就是串擾的來源。這個感應信號可能會導致數據傳輸的丟失和傳輸錯誤。 所以串擾對于綜合布線來說，無疑是個最厲害的天敵。
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