流片
關注創建者：lansu4021 創建時間：2018-11-27
流片的實例教程
如果用流片（Tape Out）作為芯片驗證的節點，則可分為流片前驗證和流片后驗證。
流片前驗證，叫做 Pre-Silicon驗證，是指基于各種仿真平臺 （FPGA，PXP，HAPS，ZeBU 等）和 Bit File 驗證芯片的功能、性能、功耗是否滿足設計目標，為流片做準備。
流片后驗證，叫做 Post-Silicon 驗證，是指 Foundry 已經完成工程樣片的制作，工程團隊拿到了工程樣片，并對工程樣片進行驗證，以確定樣片是否符合設計目標，為芯片量產做準備。
流片時，需規劃好工程 Wafer 釋放策略。
以 TSMC 為例。通常，根據 SoC 的規模和 Die Size 等因素，公司與 TSMC 談好每次流片的工程 Wafer 數量，比如 25片 工程Wafer，這些工程 Wafer 的費用包含在流片費用中?？紤]到大多數芯片做不到一次流片直接量產，所以要規劃這 25 片工程 Wafer 的用法，至少需考慮以下需求：
（1）有足夠的工程芯片用于測試驗證；
（2）為 Metal Fix 預留工程 Wafer；
（3）縮短芯片驗證時間；
（4）工程故障；
（5）具體項目的需求。比如，在滿足以上需求的前提下，預留盡可能多的工程Wafer用于量產。
以 12nm FFC SoC 為例，假設該 SoC 涉及50個模塊，芯片 Die Size 為 30mm^2，采用12英尺Wafer，MFU 為 95%，算下來一片 Wafer 可生產 2K 顆芯片，假設良率（Yield）為 85%，即 CP 和FT 篩掉 15%，可擬定的工程Wafer策略如圖一。
圖一 某芯片工程Wafer策略
解釋該表前，先熟悉一些概念。
芯片結構如大樓，至少包括選材質（Corner），打基地（Base Layer）。
展開 麒麟980將成為華為還有榮耀接下來中高端手機的標配處理器，不過華為已經在設計新一代的麒麟990處理器了，將使用臺積電的7nm EUV工藝，預計明年初流片。在先進芯片研發上，華為確實舍得砸錢，爆料稱光是流片費用就要3000萬美元。
來自業內人士@手機晶片達人的爆料稱，麒麟990處理器目前正在使用臺積電的7nm Plus EUV工藝設計中，預計在明年Q1季度流片。他還提到華為在芯片研發上的決心很強，7nm EUV工藝流片一次的費用就要3000萬美元，華為毫不手軟。
華為麒麟980目前使用的是臺積電7nm工藝，官方代號是N7，明年則會升級到N7+，也就是7nm EUV工藝，最大特點就是上了EUV光刻機，晶體管密度再提升20%，功耗降低10%，至于7nm EUV的性能，之前的說法是要么沒提升（相對7nm），要么提升非常有限，也就10%左右的變化，這還只是晶體管層級的，不代表處理器性能提升也有這么多。
臺積電7nm EUV工藝的變化也使得麒麟990以及蘋果A13在內的處理器面臨挑戰，通過工藝優勢提高性能不太容易，要想提高性能還需要從架構、設計上改變，目前麒麟980使用的是Cotex-A76+A55的CPU、Mali-G76 MP10 GPU，還有雙NPU，不過還不是自研架構的，應該還是寒武紀IP核心。
由于ARM尚未發布更新一代的CPU架構，麒麟990應該還是8核A76+A55架構，不過頻率可能會繼續提升一下，GPU架構不變的話規模應該會增加，麒麟980這一代的GPU重點在能效提升，絕對性能相比A12以及未來的驍龍8150、Exynos 9820沒有優勢，華為的麒麟處理器升級也有類似Tick-Tokc的戰略，麒麟980重點是工藝升級，麒麟990重點是設計升級了。
展開 全球一號代工廠臺積電宣布了有關極紫外光刻(EUV)技術的兩項重磅突破，一是首次使用7nm EUV工藝完成了客戶芯片的流片工作，二是5nm工藝將在2019年4月開始試產。今年4月開始，臺積電第一代7nm工藝(CLN7FF/N7)投入量產，蘋果A12、華為麒麟980、高通“驍龍855”、AMD下代銳龍/霄龍等處理器都正在或將會使用它制造，但仍在使用傳統的深紫外光刻(DUV)技術。
而接下來的第二代7nm工藝(CLNFF+/N7+)，臺積電將首次應用EUV，不過僅限四個非關鍵層，以降低風險、加速投產，也借此熟練掌握ASML的新式光刻機Twinscan NXE。
7nm EVU相比于7nm DUV的具體改進公布得還不多，臺積電只說能將晶體管密度提升20％，同等頻率下功耗可降低6-12％。
如今在7nm EUV工藝上成功完成流片，證明了新工藝新技術的可靠和成熟，為后續量產打下了堅實基礎。
臺積電沒有透露這次流片成功的芯片來自哪家客戶，但是想想各家和臺積電的合作關系，其實不難猜測。
7nm之后，臺積電下一站將是5nm(CLN5FF/N5)，將在多達14個層上應用EUV，首次全面普及，號稱可比初代7nm工藝晶體管密度提升80％從而將芯片面積縮小45％，還可以同功耗頻率提升15％，同頻功耗降低20％。
2019年4月，臺積電的5nm EUV工藝將開始風險性試產，量產則有望在2020年第二季度開始，正好滿足后年底各家旗艦新平臺。
臺積電5nm工藝的EDA設計工具將在今年11月提供，因此部分客戶應該已經開始基于新工藝開發芯片了。
隨著半導體工藝的急劇復雜化，不僅開發量產新工藝的成本大幅增加，開發相應芯片也越來越費錢，目前估計平均得花費1.5億美元，5nm時代可能要2-2.5億美元。
展開 6月29日晚間，據外媒報道，三星宣布其基于柵極環繞型 (Gate-all-around，GAA) 晶體管架構的3nm工藝技術已經正式流片（Tape Out）。一直以來，三星與臺積電一直在先進工藝上競爭，據介紹，與5nm制造工藝相比，三星的3nm GAA技術的邏輯面積效率提高了35%以上，功耗降低了50%，性能提高了約30%，而且GAA架構性能也優于臺積電的3nm FinFET架構。
相較傳統 FinFET 溝道僅 3 面被柵極包覆，GAA 若以納米線溝道設計為例，溝道整個外輪廓都被柵極完全包裹，代表柵極對溝道的控制性更好。
與Synopsys合作完成流片
要完成GAA架構，需要一套不同于臺積電和英特爾使用的 FinFET 晶體管結構的設計和認證工具，因此三星與新思科技（Synopsys）合作，采用了Fusion Design Platform的物理設計套件（PDK）。三星早在2019年5月就公布了3nm GAA工藝的物理設計套件標準，并 2020 年通過工藝技術認證，這次雙方聯合驗證了該工藝的設計、生產流程。
流片也是由Synopsys 和三星代工廠合作完成的，旨在加速為 GAA 流程提供高度優化的參考方法。
參考設計流程包括一個集成的、支持golden-signoff的 RTL 到 GDSII 設計流程以及golden-signoff產品。設計流程還包括對復雜布局方法和布局規劃規則、新布線規則和增加的可變性的支持。
展開 6月29日，據外媒最新報道，三星宣布，3nm制程技術已經正式流片!
據悉，三星的3nm制程采用的是GAA架構，性能上完勝臺積電的3nm FinFET架構!
據報導，三星在3nm制程的流片進度是與新思科技合作完成的，目的在于加速為GAA 構的生產流程提供高度優化的參考方法。而因為三星的3 nm制程采用不同于臺積電或英特爾所采用的 FinFET 的架構，而是采用 GAA 的結構。在此情況下，三星需要新的設計和認證工具，因此采用了新思科技的 Fusion Design Platform。
三星半導體設計技術團隊副總裁 Sangyun Kim 表示，三星半導體是推動下一階段產業創新的核心。所以，三星將藉由不斷進行的技術制程發展，以滿足專業和廣泛市場應用不斷增長的需求。
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流片的最新內容
曾牽頭建設了國內領先的硅光專用封測平臺，并在上海具體推動先進制程硅光量產流片平臺和測試平臺建設和產業化運營。</p><p><strong>內容簡介：</strong>本報告具體介紹先進硅基光電子制造平臺對硅光器件的賦能和提升，并展望制造平臺對高速光互連以及其它硅光特色應用的關鍵支撐作用。
在臺積公司 N2P 制程上成功完成業界首個低功耗 M?PHY v6.0 IP 的芯片首次點亮，同時完成 64G UCIe IP 的流片，并推出 224G IP，進一步加速下一代 AI 系統的開發進程
持續深化在 AI 驅動的數字、模擬與驗證流程以及電源完整性平臺方面的合作，覆蓋臺積公司多個先進制程節點，以實現優化的設計結果質量
在新思科技 Fusion Compiler 中合作引入智能體運行輔助
它最大的價值，不只是讓你看一張結果圖，而是讓你在真正花錢、花時間流片之前，先判斷這條路到底值不值得走。
“設計的時候感覺沒問題啊?！? 這些問題，如果不提前驗證，最后就很容易演變成一句熟悉的話：
相位灰度和真實相位的映射有沒有搞對？ 導入軟件之后，物理量是不是設置錯了？ 傳播距離是不是和設計工況一致？
隨著 AI 設計的規模和軟件內容不斷增長，硬件可在項目之間重新配置與重復使用的靈活性變得必不可少，而團隊需要在仿真與原型驗證之間無縫切換，并盡可能在流片前覆蓋更多的應用場景，如今也包括在仿真中利用 RNM 將模擬、數字和軟件一起進行驗證。
這些工具廣泛用于復雜高性能計算平臺的開發流程，支持在先進制程節點上實現良好的可擴展性和流片驗證的成功實踐，從而幫助客戶實現更快的設計迭代周期。
2.新思科技流片驗證的接口 IP 加速開發進程，降低集成風險
新思科技與 Arm 正持續深化合作，對雙方的 IP 解決方案進行協同優化。
Ansys RedHawk-SC支持電遷移可靠性簽核，使工程師能夠在設計階段就發現并解決電遷移問題，避免反復流片試錯。
對于電源完整性，Ansys工具能夠生成各模塊的電源模型，對整個系統進行行為仿真，幫助設計人員克服多物理場耦合帶來的復雜性，確保信號完整性和電源完整性滿足要求。
通過本課程，您將打通從物理版圖實現到器件性能驗證的關鍵技能，為復雜的硅光芯片流片打下基礎。
新思科技 Virtualizer? 開發者套件支持客戶最新的汽車系統級芯片（SoC），可在芯片流片后數日內完成系統啟動，并縮短整車上市時間多達12個月。
新思科技（納斯達克股票代碼：SNPS）近日在 2026 CES 上帶來了 AI 驅動型軟件定義的工程解決方案，旨在應對行業最大的挑戰之一：在 AI 時代加速汽車工程創新，并降低成本和復雜性。
實測結果：效率與偏振穩定性
通過imec多項目晶圓（MPW）流片，實測峰值效率為-2.54 dB，1 dB帶寬12.9 nm，3 dB帶寬23.4 nm（圖5b）。偏振相關損耗（PDL）<0.3 dB（圖5c），且光纖對準偏差2 μm內效率仍優于-3.5 dB（圖5d），顯著降低封裝成本。
某數據中心企業應用后，一次流片成功率從58%提升至89%。
DFM可制造性檢查：通過集成TSMC、SMIC等晶圓廠的工藝規則庫，ERC可預判光刻、蝕刻、金屬填充等工序的潛在缺陷。在12英寸晶圓設計中，該功能使良品率損失減少1.2個百分點，單片成本降低$120。
