芯片封裝設計的案例
華為芯片堆疊封裝設計專利刷屏，請和我一起仿真計算和驗證
近日一篇《華為又一項芯片堆疊封裝專利曝光》的文章刷屏芯片封裝工程師的朋友圈。它是一個避免使用TSV的3D封裝設計，吸引了我的芯片封裝設計精品課學習型仿真工程師的好奇和關注。眾所周知，TSV的制作工藝復雜，可靠性差，尤其是TSV first和TSV middle都需要在fab廠做，甚至會影響芯片器件可靠性，今天我們就來聊聊芯片堆疊封裝那些事。
華為芯片堆疊封裝
華為的這個專利內容如下圖所示，自左向右一步一步開展。首先是下芯片部分。將各個芯片做好RDL和bump或者UBM(Under Bump Metal)，然后face to face焊接一起。但是要注意芯片之間要錯開，芯片需要溝通的部分焊接在一起，而其他有源部分要露出來，方便下一步操作。各芯片連接之后，通過molding將這些芯片都封在一起，然后在EMC(Epoxy Molding Compound)上做過孔，這可比TSV(Through Silicon Via)容易多了。然后在EMC兩面都可以再次RDL，然后上面做UBM和bump。最后可以將其焊接到基板上，然后最上面的芯片也焊接到這個裝配體上，這就完成了3D封裝裝配。
3D封裝是在后摩爾時代為了讓芯片集成度更高，在同一種制程下，3D封裝可以保證相同面積下芯片有更強計算能力與傳輸能力。但是3D封裝面臨一系列如SI(Signal Integrity)、PI(Power Integrity)、Thermal，Mechanical等問題。
要解決的是不同功能芯片之間信號傳遞功能，要求信號路徑盡可能小來保證SI要求。其次要保證芯片供電，對于在“樓上”的芯片來說，電源距離增大代表寄生增加，會增加電阻（靜態電阻）以及增加阻抗（動態阻抗），導致電壓無法滿足要求。
展開 先進芯片、Interposer和封裝設計的電磁與電路RLCK提取和仿真
高級多芯片2.5D和3D封裝技術引入新的拓撲結構來建模
當前的封裝技術包含：
? 穿過堆疊芯片，從Bump到芯片用于供電和信號連接的硅通孔（TSV）
? 芯片之間的短距離（并行、時鐘轉發）接口
? Interposer中的局部重分布互聯層
上圖所示的是一種帶有兩個芯片的簡單2.5D interposer結構，時鐘線用黃色高亮顯示，作為示例，分析整個結構的電磁（EM）效應是必要的。
而且，最后但同樣重要的是：
與先進工藝節點芯片和多芯片封裝相關的物理設計數據量十分龐大
提取寄生模型的算法需要支持分布式計算，并且跨多個處理器核心提供高度可擴展性能。
最近，我有幸與Ansys的Yorgos Koutsoyannopoulos和Anand Raman進行了交流，了解他們對支持這些模型提取領域的發展所需的趨勢和工具特性的看法。他們的見解非常有指導意義，具體而言，最近推出的Ansys RaptorH這款產品如何綜合全面地滿足這些不斷變化的需求。
Yorgos首先表示： “RLCK提取和仿真的應用空間正在迅速擴大。2.5D和3D IC的設計人員對以芯片為中心的流程非常熟悉。他們需要的建模解決方案既要求具備易用性，同時又要滿足高信號數據速率所需的精度以及這類封裝解決方案的供電問題。”
我問道：“您如何在易用性和準確性之間取得平衡？”
Yorgos答復道： “Ansys HFSS是電磁分析的黃金標準，其應用范圍從無線傳播一直延伸到PCB級信號與電源完整性仿真。上一代產品RaptorX則重點關注片上結構的寄生計算，例如螺旋電感、電源網格、芯片上MIM去耦電容器。
展開 先進芯片、Interposer和封裝設計的電磁與電路RLCK提取和仿真
以芯片為中心的設計環境是這些2.5D和3D封裝的基礎，GDS-II或OASIS數據可表達設計。技術文件堆疊定義使用了代工廠提供的工藝說明，所有層和維度信息都是加密的，工藝角定義使用了與傳統芯片環境相同的定義。”
我問道：“Yorgos重點強調易用性，那么易用性對產品研發有什么影響呢？”
Anand答復說： “RaptorH桌面對當前RaptorX和HFSS用戶而言并不陌生，3D設計幾何結構和電磁場可視化解決方案使用了現有的Ansys桌面界面。”
Anand繼續說道： “S參數和電路網表模型都已提供。特別值得注意的是，該分析是在LVS之前開展的，而設計仍在進行中。”
我問道：“對于一般電磁分析，HFSS通常需要掌握大量的控制專業知識。例如，模型端口的定義和布局。在RaptorH中又該如何管理呢？”
Anand答復道： “RaptorH流程以芯片為中心的特性意味著我們需要為芯片設計人員提供一個熟悉的環境。我們不需要支持自由空間電磁、波導、天線等等，所有金屬生而平等。設計人員設置電路端口如同在實驗室中放置端口。”
我問道：“這些2.5D和3D封裝模型數據庫可能非常龐大。RaptorH工具的性能如何？”
Yorgos回答說： “RaptorH旨在為電磁分析呈現完整版圖，無需修剪數據通道，希望采樣的拓撲能夠表示完整接口。該工具能夠快速分析設計尺寸、端口和技術文件堆疊數據，以提供所需的計算資源指南。算法分析只占用總計算時間的一小部分，電磁模型生成是高度并行化的。對于極大型問題，RaptorH可利用多處理云資源，在使用多個處理器時實現出色的加速性能。”
展開 先進芯片、Interposer和封裝設計的電磁與電路RLCK提取和仿真
Anand答復道： “RaptorH流程以芯片為中心的特性意味著我們需要為芯片設計人員提供一個熟悉的環境。我們不需要支持自由空間電磁、波導、天線等等，所有金屬生而平等。設計人員設置電路端口如同在實驗室中放置端口。”
我問道：“這些2.5D和3D封裝模型數據庫可能非常龐大。RaptorH工具的性能如何？”
Yorgos回答說： “RaptorH旨在為電磁分析呈現完整版圖，無需修剪數據通道，希望采樣的拓撲能夠表示完整接口。該工具能夠快速分析設計尺寸、端口和技術文件堆疊數據，以提供所需的計算資源指南。算法分析只占用總計算時間的一小部分，電磁模型生成是高度并行化的。對于極大型問題，RaptorH可利用多處理云資源，在使用多個處理器時實現出色的加速性能。”
如果您正在尋求一款2.5D/3D封裝解決方案，精確的信號和電源分配模型提取是絕對必要的，也歡迎您深入研究Ansys RaptorH解決方案的獨特功能。
展開 
Ansys仿真將uPI電源管理產品的熱可靠性提高一倍
使用Ansys多物理場模型進行熱應力變化仿真
uPI封裝研發經理莊（音）先生表示：“Ansys多物理場仿真解決方案可幫助我們優化芯片封裝設計，并大幅提高產品的可靠性。我們的團隊利用Ansys仿真工具在電氣、熱和結構特性方面提供的關鍵洞察，不僅加速了開發和驗證，同時還能顯著提高效率，減少設計失誤，并提高產品質量。”
Ansys仿真工具還可預測一系列信號頻率下封裝的電氣特性，這有助于uPI工程師確定最佳設計解決方案并提高產品性能。
Ansys副總裁兼電子、半導體和光學事業部總經理John Lee指出：“芯片封裝設計涉及復雜、多維度非線性工程，即使是細微的變化也可能出現意外行為。Ansys仿真工具可提供端到端多物理場分析，使團隊能夠快速深入了解芯片封裝的多個方面，并實現預測準確度。借助Ansys仿真，uPI能夠最大限度地優化其研發和可靠性測試流程，以獲得高質量產品。”
在Ansys 2023 R1 新版系列網絡研討會中，詳細介紹了Ansys在電源管理芯片的應用，歡迎點擊報名觀看點播視頻，了解更多詳情：
* 報名觀眾可享Ansys數字資源中心平臺v.ansys.com點播回看權益。
展開 5/31 利用RTL功耗Profiling功能進行芯片封裝系統級電源噪聲分析
通過PowerArtist對較長時間場景仿真，輸出的profilepower波形，合成產生包含中低頻電流的CPM模型，從而可以滿足封裝單板仿真的需求
面向受眾
封裝/PCB單板設計人員
時間
2022年5月31日（周二）16:00-17:00
費用
免費
講師簡介
余斌|Sanechips
Sanechips封測資深專家，在芯片封裝pcb設計方面具有16年的SI/PI仿真經驗，負責包括PI/SI/EMI/熱仿真在內的仿真團隊，并負責Sanechips ZTE的芯片設計的性能和可靠性。
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展開 ANSYS和TSMC攜手助力芯片制造商設計尖端多晶片芯片-封裝系統
TSMC幫助實現ANSYS面向InFO參考流程的解決方案，以打造可靠的電子產品
2016年9月22日，匹茲堡訊——隨著智能互聯電子產品如雨后春筍般涌現，移動設備、網絡、汽車、工業自動化和醫療應用的制造商需要以更低成本設計高性能的可靠產品。為滿足這些日益增長的需求，ANSYS和TSMC正通力合作，以改進并交付支持TSMC晶圓級集成型InFO封裝技術的、最綜合全面的設計解決方案套件。
通過ANSYS和TSMC的合作，ANSYS解決方案現在能夠實現各種多晶片分析，包括抽取、功率和可靠性、信號和電源完整性、熱以及電磁干擾等。該設計實現方案讓移動和物聯網制造商能夠充分利用ANSYS經過全面驗證的集成型電路和封裝級解決方案，從而打造更纖薄、更低成本、更高可靠性的尖端移動和物聯網產品。
ANSYS總經理John Lee指出：“我們與TSMC的合作，有助于在市場上推出面向InFO封裝技術的、經過驗證的綜合電源信號完整性和可靠性解決方案。ANSYS的同類最佳工程仿真解決方案幫助我們的共同客戶積極創新，在移動和物聯網應用領域超越芯片向封裝和系統級設計發展。”
TSMC基礎設施設計市場營銷部門高級總監Suk Lee指出：“通過雙方的緊密合作，我們能夠充分滿足InFO技術領域的可靠性和電源完整性設計要求。此次實現的ANSYS解決方案能夠幫助客戶在整個芯片、封裝和系統上分析并設計可靠的供電網絡。”
關于ANSYS, Inc.
作為全球工程仿真領域的領先企業，ANSYS在眾多產品的創造過程中都扮演著至關重要的角色。無論是火箭發射、飛機翱翔長空、汽車高速馳騁、電腦和移動設備的便捷使用、橋梁虹跨江河還是可穿戴產品的貼心使用，ANSYS技術都盡顯卓越。
展開 FCBGA封裝的 CPU 芯片散熱性能影響因素研究
06
結束語
(1)TIM1導熱系數低于35 W/(m·K)時，導熱系數的變化或者厚度變化對CPU散熱影響顯著；
(2)TIM1導熱系數超過35 W/(m·K)時，導熱系數的提高對CPU散熱影響較小；
(3)CPU 晶圓厚度對散熱影響較小，晶圓面積對散熱影響顯著；
(4)對于功耗超過200 W 的 CPU 芯片，建議使用STIM(金屬焊接封裝 TIM1)，或者導熱系數大于35 W/(m·K)的 TIM1材料；
(5)對于大功耗芯片，建議增大晶圓的設計面積，使其功率密度盡量控制在40 W/cm
2以內，單個Die面積超過 30 mm*30 mm時，建議使用Chiplet多核封裝；
(6)建議芯片設計階段(包括封裝材料選型設計)，同步進行芯片級熱仿真評估，避免因芯片功率密度過大或者傳導熱阻過大引起的系統散熱風險或散熱瓶頸。
展開 芯片封裝熱仿真詳解
本文來給大家講一講封裝級熱仿真的方法以及需要注意的問題。芯片封裝熱仿真之所以重要，主要有以下兩個原因。
首先，在一個大外形、大功率芯片（例如片上系統 SoC）設計中，如果不考慮散熱問題，則很可能在以后會出現問題，導致其無論從成本、尺寸、重量還是性能方面來看，均不能稱為理想的封裝解決方案。
其次，雖然在以往的IC設計中都已考慮到芯片溫度要均勻，但是在許多情況下，這已不再是一個有效的假設了。電流泄漏導致的發熱使功率耗散不均勻，加上使用更薄的芯片（現在已小于 50μm），更是降低了芯片自身的熱擴散能力。這兩種原因使得芯片上溫度變化更大。
設計三維疊層集成電路等多晶粒芯片時，芯片封裝熱仿真設計就顯得必不可少。熱傳遞是高度的三維現象，封裝溫度的分布會影響芯片上的溫度分布。
本文以SOP封裝為例，介紹使用Flotherm對芯片封裝進行熱仿真分析及優化的流程。仿真目標是確定保證芯片結溫低于150℃且熱量能夠正常耗散的最大功耗值。SOP封裝的尺寸如下圖所示。
SOP封裝在PCB板上的安裝形式及測溫點的位置如下圖所示。分別對沒有散熱器和有散熱器兩種情況進行仿真，在有散熱器的情況下在PCB板和散熱器基板之間有導熱膠進行連接。
仿真使用的PCB板為59x61mm的6層板，假設每層的覆銅率在每層內分布是均勻的。基于該假設，根據每層的覆銅率計算該層的熱傳導系數，如下表。
首先，對沒有安裝散熱器的情況進行仿真，封裝安裝在板的主面，copper slug焊接在板子上，環境溫度為85℃。下圖為仿真結果。仿真熱耗為2w，die attach的熱導率為1.6W/mK。如果把die attach換成導熱性能更好的材料（熱導率為50W/Mk），結殼熱阻值會有明顯的降低，由6.61℃/W降低到1.12℃/W。
展開 為什么歐盟需要投資芯片設計和封裝？
大量資金將用于加強歐盟的芯片生態系統，并與國際合作伙伴結成戰略聯盟以實現這一目標。
相對于其他國家不斷增長的能力，歐洲在整個芯片價值鏈中的份額最近一直在下降，包括設計和制造能力。布魯塞爾完全理解過度依賴來自中國和其他主要參與者的半導體會嚴重影響歐盟的技術主權。使歐盟與中國的關系如此復雜的原因在于，盡管中國仍是合作伙伴，但越來越多地被視為競爭對手和系統性競爭對手，這意味著依賴關系也可能涉及關鍵的安全問題。
為什么芯片設計是關鍵？
在他們 12 月的報告中，Kleinhans 和 Lee 強烈建議歐洲政策制定者鼓勵對歐盟的芯片設計生態系統進行更多投資，“專注于改善研究機構的初創公司和分拆公司的條件”，同時還要求更好、更快地獲得資金、私人和公共股權。“我們在報告中沒有談論與中國的競爭，或者追趕中國——我們談論的是再平衡，”李告訴德國之聲。“問題不在于在芯片設計上超過中國，因為這不會發生。歐洲沒有中國已經擁有的生態系統，但我們提倡的是減輕過度依賴的依賴和潛在風險。中國半導體生態系統。”
該報告將芯片設計列為半導體生產中附加值最高的步驟，因此是最大的收入來源。隨著對晶體管的需求不斷增加，設計要求也在不斷增加，以實現更多功能，使其更安全并使其能夠保持更長時間的服務。針對特定的最終應用調整它們也起著重要作用。
展開 IC芯片生產流程：從設計到制造與封裝
04 告訴你什么是封裝
封裝，IC芯片的最終防護與統整
經過漫長的流程，從設計到制造，終于獲得一顆IC芯片了。然而一顆芯片相當小且薄，如果不在外施加保護，會被輕易的刮傷損壞。此外，因為芯片的尺寸微小，如果不用一個較大尺寸的外殼，將不易由人工安置在電路板上。因此，本文接下來要針對封裝加以描述介紹。
目前常見的封裝有兩種，一種是電動玩具內常見的，黑色長得像蜈蚣的DIP封裝，另一為購買盒裝CPU時常見的BGA封裝。至于其他的封裝法，還有早期CPU使用的PGA（Pin Grid Array；Pin Grid Array）或是DIP的改良版QFP（塑料方形扁平封裝）等。因為有太多種封裝法，以下將對DIP以及BGA封裝做介紹。
傳統封裝，歷久不衰
首先要介紹的是雙排直立式封裝（Dual Inline Package；DIP），從下圖可以看到采用此封裝的IC芯片在雙排接腳下，看起來會像條黑色蜈蚣，讓人印象深刻，此封裝法為最早采用的IC封裝技術，具有成本低廉的優勢，適合小型且不需接太多線的芯片。但是，因為大多采用的是塑料，散熱效果較差，無法滿足現行高速芯片的要求。因此，使用此封裝的，大多是歷久不衰的芯片，如下圖中的OP741，或是對運作速度沒那么要求且芯片較小、接孔較少的IC芯片。
▲左圖的IC芯片為OP741，是常見的電壓放大器，右圖為它的剖面圖，這個封裝是以金線將芯片接到金屬接腳（Leadframe）（Source：左圖Wikipedia、右圖Wikipedia）
至于球格陣列（Ball Grid Array，BGA）封裝，和DIP相比封裝體積較小，可輕易的放入體積較小的裝置中。
展開 
芯課程 | Multi-Die設計中的芯片-封裝-系統協同多物理場分析
隨著 CoWos、2.5D/3D 集成等先進封裝技術的快速發展，Multi-Die設計已成為業界的核心解決方案。但異構芯片集成與復雜互連架構，催生了電源完整性（PI）、信號完整性（SI）、熱學、力學應力等多物理場的強耦合效應，傳統單物理域仿真方法已難以滿足多芯片系統驗證的精度與效率要求。隨著新思科技完成對Ansys的整合，其提供的多物理場芯片-封裝-系統（CPS）仿真技術，可實現Multi-Die設計的跨域協同分析，完成電，熱，結構的聯合仿真。
新思科技芯課程將在年后迎來第五講，也是首期系列課程的收官之作：「Multi-Die設計中的芯片-封裝-系統協同多物理場分析」，探討如何基于高精度芯片模型，幫助用戶優化多芯片設計的SIPI/熱/機械可靠性性能。歡迎大家報名參會，也可前往觀看往期課程點播內容：
Multi-Die設計：引爆系統創新的下一場革命
UCle加速高性能Multi-Die設計
加速創新：異構多芯片系統中的數字設計實現
業界領先的新思科技Multi-Die簽核解決方案
2/27 Multi-Die設計中的芯片-封裝-系統協同多物理場分析（正在報名中）
時間：2 月27日（星期五），14:00–15:00
地點：線上直播
講師簡介：
褚正浩 | 新思科技EBU ACE總監
現任新思科技中國電磁產品技術支持總監，專注為客戶規劃電磁產品，構建芯片＋封裝+系統協同仿真方案及能力。加入新思科技前，任職于 Cadence 北方區技術支持，負責信號完整性、電源完整性及電磁兼容的技術支持與能力建設。
掃碼立即報名參會
技術鄰簡介：
技術鄰專注于工科技術社區，從最早的CAE技術社區（中國CAE聯盟）發展而來，在CAE領域有20年的教學和咨詢服務經驗。
展開 芯課程第五講 | Multi-Die設計中的芯片-封裝-系統協同多物理場分析
隨著 CoWos、2.5D/3D 集成等先進封裝技術的快速發展，Multi-Die設計已成為業界的核心解決方案。但異構芯片集成與復雜互連架構，催生了電源完整性（PI）、信號完整性（SI）、熱學、力學應力等多物理場的強耦合效應，傳統單物理域仿真方法已難以滿足多芯片系統驗證的精度與效率要求。隨著新思科技完成對Ansys的整合，其提供的多物理場芯片-封裝-系統（CPS）仿真技術，可實現Multi-Die設計的跨域協同分析，完成電，熱，結構的聯合仿真。
新思科技芯課程將在年后迎來第五講，也是首期系列課程的收官之作：「Multi-Die設計中的芯片-封裝-系統協同多物理場分析」，探討如何基于高精度芯片模型，幫助用戶優化多芯片設計的SIPI/熱/機械可靠性性能。歡迎大家報名參會，也可前往觀看往期課程點播內容：
Multi-Die設計：引爆系統創新的下一場革命
UCle加速高性能Multi-Die設計
加速創新：異構多芯片系統中的數字設計實現
業界領先的新思科技Multi-Die簽核解決方案
2/27 Multi-Die設計中的芯片-封裝-系統協同多物理場分析（正在報名中）
時間：2 月27日（星期五），14:00–15:00
地點：線上直播
講師簡介：
褚正浩 | 新思科技EBU ACE總監
現任新思科技中國電磁產品技術支持總監，專注為客戶規劃電磁產品，構建芯片＋封裝+系統協同仿真方案及能力。加入新思科技前，任職于 Cadence 北方區技術支持，負責信號完整性、電源完整性及電磁兼容的技術支持與能力建設。
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展開 ANSYS半導體專題培訓視頻：芯片-封裝-系統電源完整性綜合協同分析
本次網絡培訓介紹了典型的設計方法采用分割方式。 在這樣的環境中，每個設計團隊都會針對其特定組件開展工作，為跨域影響提供了足夠的余地。然而，這種方法可能導致不必要的過度設計和額外的成本，并且由于跨域問題而使集成系統出現故障。在我們提出的方法中，幫助芯片-封裝-系統設計融合。 RedHawk和RedHawk_CPA有助于實現封裝 /系統感知的芯片功率噪聲簽核，而RedHawk_CPM和RedHawk_CMA可以提供芯片功率模型（CPM），并擴展它以在CMA和Siwave中實現全帶寬芯片感知系統PI分析。
http://www.ansys.com/zh-cn/other/zh-cn/training-center-semiconductors
展開 華東用戶專屬福利 | Ansys芯片-封裝-電路板 協同仿真線下免費研討會
當前電子產品發展迅速,電子產品的體積向輕、薄、小的方向發展,產品功能又不斷增加,電子產品對核心部分PCBA功能要求越來越復雜，體積是越來越小，從而對半導體和封裝的集成度要求越來越高，封裝工藝從單一DIE COB工藝-MCM-SIP（多DIE堆疊）日益復雜化，IC結構也由簡單功能轉向具備更多和更為復雜的功能，目前，SoC 作為系統級集成電路，能在單一硅芯片上實現信號采集、轉換、存儲、處理和I/O 等功能，將數字電路、存儲器、MPU、MCU、DSP 等集成在一塊芯片上實現一個完整系統的功能，芯片工藝也從傳統的90nm向22nm轉換，甚至14nm-7nm。電路設計難度越來越大，生產工藝也越來越復雜，對設計者來說，小型化高速多功能電子產品，以及新的生產工藝，過去設計仿真經驗面臨挑戰。面對當前產品動能化、體積小型化、信號高速化等挑戰，單一從PCB設計角度去考慮問題，已經無法解決我們當前或今后的問題，必須從具備新的系統的設計仿真分析。在這里，我們誠摯地邀請半導體、芯片設計、芯片加工、封裝設計、封裝加工、通信、高科技、電力電子、航空、航天、軌道交通、汽車行業等相關單位研發部、測試部、質量部等部門負責人、工程師或其他感興趣人員，參加Ansys芯片-封裝-電路板 協同仿真研討會，共同探討，共享技術發展。
本次培訓由上海佳研與Ansys聯合承辦，于2021年06月25日（星期五）在無錫舉行，我們將結合Ansys仿真平臺，和大家共同討論芯片-封裝-電路板協同仿真分析，包括芯片低功耗分析、高速信號及電源完整性分析、電磁兼容分析、熱仿真分析、應力分析、可靠性分析等。
展開 