射頻集成電路設計的案例
采用升壓開關與補償電路均集成于器件內部于一體的射頻放大芯片-WT20-1809
射頻放大芯片（如低噪聲放大器LNA、功率放大器PA）的核心功能是通過放大高頻信號實現無線通信的穩定傳輸，其工作原理分為發射鏈路和接收鏈路兩部分。
一、發射鏈路（數字信號→射頻信號）：
調制與放大?：基帶數字信號經調制器加載到高頻載波（如5G的64QAM調制），再通過驅動放大器初步放大。
波與功率放大?：信號經帶通濾波器去除雜波后，進入功率放大器（PA）提升至天線發射功率（手機通常為1~23dBm）。
天線輸出?：放大后的信號通過天線開關切換至發射天線輻射至空中。
二、接收鏈路（射頻信號→數字信號）：
微弱信號接收?：天線接收的微弱射頻信號（低至-100dBm）經天線開關進入低噪聲放大器（LNA），在抑制噪聲的前提下放大至可處理水平（LNA增益≥15dB）。
混頻與解調?：放大后的信號與本地振蕩器產生的基準信號混頻，下變頻至中頻或基帶（如28GHz毫米波降至幾百MHz中頻），再經解調器還原為數字信號。
動態控制?：內置射頻控制器實時調整PA功率和LNA增益，優化不同環境下的信號穩定性。
由工采電子代理的韓國WellangWT20-1809是一款單通道低噪聲塊轉換調節器（LNBR）；專為模擬和數字衛星接收器設計，屬于單片式線性及開關電壓調節器，可用于通過同軸電纜向兩個LNB下轉換器提供穩定的功率和接口信號。
WT20-1809集成了升壓開關和補償電路，極大地簡化了系統架構，降低成本，同時保證了極低的噪聲和紋波值；采用符合I2C?標準的接口，工作頻率高達400 kHz，便于數據傳輸，同時設有音調控制引腳，可控制內部生成的22 kHz音調的開關，方便進行DiSEqC?音調編碼。
此外還提供了一整套故障寄存器，符合各種常見標準，包括過電流、熱關斷、低電壓和功率不良等。
展開 中國集成電路設計業2017年會暨北京集成電路產業創新發展高峰論壇
“中國集成電路設計業2017年會暨北京集成電路產業創新發展高峰論壇”于2017年11月16日-17日在北京稻香湖景酒店隆重召開。歡迎光臨ANSYS 27號展位技術交流、現場抽獎。
射頻電路電源和接地的設計方法
射頻(RF)電路的電路板布局應在理解電路板結構、電源布線和接地的基本原則的基礎上進行。本文探討了相關的基本原則，并提供了一些實用的、經過驗證的電源布線、電源旁路和接地技術，可有效提高 RF設計的性能指標。考慮到實際設計中PLL 雜散信號對于電源耦合、接地和濾波器元件的位置非常敏感，本文著重討論了有關 PLL 雜散信號抑制的方法。為便于說明問題，本文以 MAX2827 802.11a/g收發器的 PCB布局作為參考設計。
設計 RF電路時，電源電路的設計和電路板布局常常被留到了高頻信號通路的設計完成之后。對于沒有經過認真考慮的設計，電路周圍的電源電壓很容易產生錯誤的輸出和噪聲，這會進一步影響到 RF電路的性能。合理分配 PCB的板層、采用星型拓撲的 Vcc引線（如圖1所示），并在 Vcc引腳加上適當的去耦電容，將有助于改善系統的性能，獲得最佳指標。
圖 1：星型拓撲的 Vcc布線
電源布線和旁路的基本原則
明智的 PCB板層分配便于簡化后續的布線處理，對于一個四層 PCB板(WLAN
中常用的電路板)，在大多數應用中用電路板的頂層放置元器件和 RF引線，第二層作為系統地，電源部分放置在第三層，任何信號線都可以分布在第四層。第二層采用連續的地平面布局對于建立阻抗受控的 RF信號通路非常必要，它還便于獲得盡可能短的地環路，為第一層和第三層提供高度的電氣隔離，使得兩層之間的耦合最小。當然，也可以采用其它板層定義的方式(特別是在電路板具有不同的層數時)，但上述結構是經過驗證的一個成功范例。
大面積的電源層能夠使 Vcc布線變得輕松，但是，這種結構常常是引發系統性
能惡化的導火 索，在一個較大平面上把所有電源引線接在一起將無法避免引腳之間的噪聲傳輸。反之，如果使用星型拓撲則會減輕不同電源引腳之間的耦合。
展開 試論射頻電路PCB設計的困境和改善措施
射頻（RF）PCB 設計，在目前公開出版的理論上具有很多不確定性，常被形容為一種“黑色藝術”。通常情況下，對于微波以下頻段的電路（ 包括低頻和低頻數字電路）， 在全面掌握各類設計原則前提下的仔細規劃是一次性成功設計的保證。對于微波以上頻段和高頻的PC 類數字電路，則需要2~3 個版本的 PCB 方能保證電路品質。而對于微波以上頻段的RF 電路， 則往往需要更多版本的 PCB 設計并不斷完善， 而且是在具備相當經驗的前提下。由此可知 RF 電設計上的困難。
典型的射頻板
無線上網模塊
布局前需要熟知產品架構和信號流向
1 RF 電路設計的常見問題
1.1 數字電路模塊和模擬電路模塊之間的干擾
如果模擬電路（射頻）和數字電路單獨工作，可能各自工作良好。但是，一旦將二者放在同一塊電路板上，使用同一個電源一起工作，整個系統很可能就不穩定。這主要是因為數字信號頻繁地在地和正電源（>3 V）之間擺動，而且周期特別短，常常是納秒級的。由于較大的振幅和較短的切換時間， 使得這些數字信號包含大量且獨立于切換頻率的高頻成分。在模擬部分，從無線調諧回路傳到無線設備接收部分的信號一般小于1μV。因此數字信號與射頻信號之間的差別會達到 120 dB。顯然，如果不能使數字信號與射頻信號很好地分離， 微弱的射頻信號可能遭到破壞，這樣一來，無線設備工作性能就會惡化，甚至完全不能工作。
常見的干擾現象
數模射頻混合電路分區設計
1.2 供電電源的噪聲干擾
射頻電路對于電源噪聲相當敏感， 尤其是對毛刺電壓和其他高頻諧波。微控制器會在每個內部時鐘周期內短時間突然吸入大部分電流， 這是由于現代微控制器都采用CMOS 工藝制造。因此， 假設一個微控制器以 1 MHz 的內部時鐘頻率運行，它將以此頻率從電源提取電流。
展開 
干貨｜射頻和數模電路PCB一般布局設計指南
本應用筆記提供關于射頻(RF)印刷電路板(PCB)設計和布局的指導及建議，包括關于混合信號應用的一些討論，例如相同PCB上的數字、模擬和射頻元件。內容按主題進行組織，提供“最佳實踐”指南，應結合所有其它設計和制造指南加以應用，這些指南可能適用于特定的元件、PCB制造商以及材料。
射頻板PCB布局原則
布局確定：布局前應對單板功能、工作頻段、電流電壓、主要射頻器件類型、EMC、相關射頻指標等有詳細了解，并明確疊層結構、阻抗控制、外形結構尺寸、屏蔽腔和罩的尺寸位置、特殊器件加工說明（如需挖空、直接機殼散熱的器件尺寸位置）等。另外還應明確主要射頻器件功率、散熱、增益、隔離度、靈敏度等指標以及濾波、偏置、匹配電路的連接，對功放電路還應得到器件手冊推薦的匹配走線要求或射頻場分析軟件仿真得到的阻抗匹配電路指導。
物理分區：關鍵是根據單板的主信號流向規律安排主要元器件，首先根據RF 端口位置固定RF 路徑上的元器件，并調整其朝向以將RF 路徑的長度減到最小，除要考慮普通布局規則外，還須考慮如何減小各部分間相互干擾和抗干擾能力，保證多個電路有足夠的隔離，對于隔離度不夠或敏感、有強烈輻射源的電路模塊要考慮采用金屬屏蔽罩將射頻能量屏蔽在RF 區域內。
電氣分區：布局一般分為電源，數字和模擬三部分，要在空間上分開，布局走線不能跨區域。
展開 干貨|射頻電路設計要點（1.3萬字長文）
1、射頻電路中元器件封裝的注意事項
成功的RF設計必須仔細注意整個設計過程中每個步驟及每個細節，這意味著必須在設計開始階段就要進行徹底的、仔細的規劃，并對每個設計步驟的進展進行全面持續的評估。而這種細致的設計技巧正是國內大多數電子企業文化所欠缺的。
近幾年來，由于藍牙設備、無線局域網絡(WLAN)設備，和移動電話的需求與成長，促使業者越來越關注RF電路設計的技巧。從過去到現在，RF電路板設計如同電磁干擾(EMI)問題一樣，一直是工程師們最難掌控的部份，甚至是夢魘。若想要一次就設計成功，必須事先仔細規劃和注重細節才能奏效。
射頻(RF)電路板設計由于在理論上還有很多不確定性，因此常被形容為一種「黑色藝術」(black art) 。但這只是一種以偏蓋全的觀點，RF電路板設計還是有許多可以遵循的法則。不過，在實際設計時，真正實用的技巧是當這些法則因各種限制而無法實施時，如何對它們進行折衷處理。重要的RF設計課題包括：阻抗和阻抗匹配、絕緣層材料和層疊板、波長和諧波...等。
在 WiFi 產品的開發過程中，射頻電路的布線（RF Circuit Layout Guide）是極為關鍵的一個過程。很多時候，我們可能在原理上已經設計的很完善，但是在實際的制板，上件過后發現很不理想，實際上這些都是布線（Layout）做的不夠完善的原因。
展開 微波射頻電路、IC及微系統設計領域有哪些前沿技術挑戰？
Ansys多學科仿真解決方案開啟了數字主線（Digital Thread），支撐起整個產品生命周期中的數據流，從產品構思和設計到制造運營，Ansys行業解決方案有助于加速數字化轉型和研發流程簡化。
微波射頻電路是雷達、通信、導航、測控、電子對抗及數據傳輸等系統中重要的組成部分。在科技以及5G技術發展的推動下，雷達和無線通信系統的指標如發射功率、接收靈敏度、帶寬、通道一致性等不斷提高，不斷推動射頻微波技術向毫米波和太赫茲，寬帶和超寬帶，高功率發射，高靈敏度等方向發展，此外新的器件和工藝如MMIC、LTCC、SiP、SoC等持續涌現，這些都為微波射頻電路設計帶來了新的挑戰。
另外，隨著系統小型化和高集成度的要求，射頻集成微系統已經成為射頻電路發展的熱門方向。射頻微系統通過半導體和封裝工藝集成無源和有源器件，集成度高、設計難度大，一旦設計指標未達到要求，重新設計成本非常高。
因此在需求推動和新技術引領下，微波射頻電路設計必須充分挖掘射頻器件的性能潛力，充分考慮電路版圖中互連結構的高頻耦合效應和寄生效應，充分考慮射頻電路與天線互相影響，才能降低設計風險，提高設計成功率，確保以較低的成本、較短的周期完成最終設計。
Ansys以電磁場仿真為基礎，結合電路與系統仿真和多物理場仿真，能夠對微波射頻電路與系統進行全方位的虛擬仿真設計與優化?；贏nsys工具，通過系統仿真，研究射頻電路與數字調制之間的指標分配；通過電路和器件仿真，實現高性能的微波電路和器件設計；通過場路協同仿真，更準確地評估射頻天線系統的整體性能；通過芯片-封裝-系統的微系統級仿真，評估復雜工況和極小尺寸下的產品性能。Ansys仿真技術最終實現微波射頻電路與系統的高效率、高質量設計。
展開 集成電路器件與設計的橋梁
主要研究方向為模擬射頻集成電路：適用于5/6G毫米波通信的相控陣收發機芯片、鎖相環PLL芯片、毫米波功率放大器芯片、77GHz FMCW 雷達芯片、高速有線通信芯片、新型MoS2芯片設計等。
集成電路通常采用一定的工藝，把一個電路中所需的晶體管、電阻、電容和電感等元件及布線互連一起，制作在半導體襯底中。無論新型的二維芯片還是目前傳統的硅工藝芯片，其芯片的設計的主要目的仍然是實現特定的功能。從集成電路器件到芯片的設計中間的橋梁就是定制的模型和特定的拓撲結構。
本次以目前兩個熱門的題目為例說明，首先新型的神經網絡芯片?；趥鹘y的硅工藝神經網絡芯片需要大量的乘法和加法單元實現卷積的運算，如何實現低功耗高速的卷積運算是其中的核心問題，此外神經網絡的輸入通常為傳感器的數據。傳感器芯片和神經網絡芯片之間通常需要接口，大量的數據通過接口傳遞會消耗大量的功耗和芯片的面積。實現傳感和神經運算的結合是未來發展的重要方向，也是擬神經計算的關鍵。二維器件具有光、電、磁、氣體等感應，基于二維器件實現傳感是較為容易，但是基于二維的器件實現神經網絡運算并不簡單。相比于基于二維神經單元，通過軟件實現神經網絡而言，二維芯片實現神經網絡并且集成前向傳播網絡芯片更具應用價值。如何實現？首先是器件的建模，器件的建模打破了傳統二維芯片通過實驗迭代的方式優化電路，而是通過仿真不斷優化器件，從而實現快速高質量電路。
對于目前的5G和6G通信，毫米波芯片是傳輸的關鍵。對于毫米波電路而言，最為困難仍然是器件建模，隨著頻率的升高，傳統的模型已經無法支撐高頻電路的設計。
展開 數字電路集成設計
答：（1）設計工具與設計方法。隨著集成電路復雜程度的不斷提高，單個芯片容納器件的數量急劇增加，其設計工具也由最初的手工繪制轉為計算機輔助設計（CAD），相應的設計工具根據市場需求迅速發展，出現了專門的EDA工具供應商。目前，EDA主要市場份額為美國的Cadence、Synopsys和Mentor等少數企業所壟斷。中國華大集成電路設計中心是國內唯一一家EDA開發和產品供應商。
（2）制造工藝與相關設備。集成電路加工制造是一項與專用設備密切相關的技術，俗稱“一代設備，一代工藝，一代產品”。在集成電路制造技術中，最關鍵的是薄膜生成技術和光刻技術。光刻技術的主要設備是曝光機和刻蝕機，目前在130nm的節點是以193nmDUV（Deep Ultraviolet Lithography）或是以光學延展的248nmDUV為主要技術，而在l00nm的節點上則有多種選擇：157nm DIJV、光學延展的193nm DLV和NGL.在70nm的節點則使用光學延展的157nm DIJV技術或者選擇NGL技術。到了35nm的節點范圍以下，將是NGL所主宰的時代，需要在EUV和EPL之間做出選擇。此外，作為新一代的光刻技術，X射線和離子投影光刻技術也在研究之中。
（3）測試。由于系統芯片（SoC）的測試成本幾乎占芯片成本的一半，因此未來集成電路測試面臨的最大挑戰是如何降低測試成本。結構測試和內置自測試可大大縮短測試開發時間和降低測試費用。另一種降低測試成本的測試方式是采用基于故障的測試。在廣泛采用將不同的IP核集成在一起的情況下，還需解決時鐘異步測試問題。另一個要解決的問題是提高模擬電路的測試速度。
（4）封裝。電子產品向便攜式/小型化、網絡化和多媒體化方向發展的市場需求對電路組裝技術提出了苛刻需求，集成電路封裝技術正在朝以下方向發展：
?、俾阈酒夹g。
展開 Lumerical光子集成電路光電元件設計
光子集成電路 (PIC) 是眾多當前和下一代產品的關鍵支撐技術。PIC 將微電子領域常見的半導體材料和制造工藝與光的編碼、傳輸和檢測相結合，通過將帶寬與計算核心之間的距離拉近，改變了數據中心的通信方式，并加速了自動駕駛領域 LiDAR 和未來信息處理領域量子計算等新興應用的發展。
電子和光子之間的連接是通過能夠在光信道上編碼電信號，并將光轉換回電信號來恢復信息的器件實現的。在 PIC 中，電光調制器和光電探測器是實現這些轉換的基本光電元件。
隨著對帶寬、功效和靈敏度的需求不斷增長，需要尖端的仿真技術將器件模型與制造工藝及其完整的多物理場行為聯系起來。將 Silvaco Victory Process 與 Ansys Lumerical 軟件相結合，實現支持 TCAD 的光子器件仿真，為設計師和工程師提供了必要的工具，可以完整準確地預測、分析和優化光電器件的行為。
工作流概述
光子集成電路 (PIC) 的光電元件設計始于對物理結構和摻雜分布的精確建模，這些結構和摻雜分布定義了器件的光學和電學行為。目標是創建一個能夠反映制造后的器件的物理模型。設計流程從制造工藝的輸入開始：材料和掩模圖案與蝕刻、注入、退火和生長條件相結合。雖然結構的幾何 CAD 模型可以作為早期設計探索的起點，但使用 Silvaco Victory Process 進行工藝仿真對于建立制造步驟和最終物理結構之間的聯系是必不可少的。圖 1 說明了使用 Victory Process 輸入進行光子器件仿真的工作流程。
圖 1. Ansys Lumerical 光子器件仿真工作流程，其中采用 Silvaco Victory Process 的 TCAD 輸入
幾何效應（例如受蝕刻影響的側壁角度和共形沉積的層界面）對于精確仿真光傳播非常重要 [1]。
展開 集成電路如何破局，EDA設計優化是重要手段
來源 | 本文為安世亞太原創作品，上海安世亞太授權轉載
前言
EDA是處于集成電路產業鏈最上游的一環，是數字經濟的支點。隨著集成電路工藝技術的更新升級，行業壁壘也越來越高。摩爾定律在半導體行業發展中引導了半個多世紀，但隨著制程節點進入10納米之后，單純依靠提升工藝來壓縮尺寸擴展晶體數量的方法已無法充分滿足發展需求。芯片性能提升將更多需要依靠電路設計及算法優化等技術手段來加強補足，這也促使EDA領域的設計模式亟待突破性攻關。
快速設計優化技術
EDA領域的快速設計優化技術主要分為快速設計和設計優化兩條支線。
快速設計技術適用于在具備成熟的設計經驗、豐富的設計資源基礎上，通過繼承復用的方式建立新的設計。
設計優化技術是以仿真評估及優化算法為基礎，對設計模型進行選型及參數調整，實現性能最優化設計。
通過對設計資源的積累、快速設計和設計優化的功能集成、綜合考慮不同設計階段的模型構建和應用方式，即可形成綜合設計仿真應用場景，提供多層級建模和仿真交互應用模式，支撐多階段模型迭代和優化設計過程。
多維度模型封裝
EDA設計對象為電子產品，小到芯片/封裝，大到模塊/系統，首先需滿足電氣性能要求。性能要求的設計和確認通常采用算法求解及設備測試等手段，在設計中期可利用商用EDA工具進行仿真分析。在此基礎上，形成多層級、多維度的模型封裝方法，提供統一標準接口進行集成評估。
圖 1 多層級模型封裝示意
針對不同級別的模型，調用代理模型封裝方法或等效模型封裝方法，形成統一標準接口的仿真模型。由標準模型構建的系統鏈路，可以根據不同的應用場景調用多種求解工具進行仿真計算，完成鏈路的性能評估。
展開 
Ansys Lumerical | 光子集成電路光電元件設計
光子集成電路 (PIC) 是眾多當前和下一代產品的關鍵支撐技術。PIC 將微電子領域常見的半導體材料和制造工藝與光的編碼、傳輸和檢測相結合，通過將帶寬與計算核心之間的距離拉近，改變了數據中心的通信方式，并加速了自動駕駛領域 LiDAR 和未來信息處理領域量子計算等新興應用的發展。
電子和光子之間的連接是通過能夠在光信道上編碼電信號，并將光轉換回電信號來恢復信息的器件實現的。在 PIC 中，電光調制器和光電探測器是實現這些轉換的基本光電元件。
隨著對帶寬、功效和靈敏度的需求不斷增長，需要尖端的仿真技術將器件模型與制造工藝及其完整的多物理場行為聯系起來。將 Silvaco Victory Process 與 Ansys Lumerical 軟件相結合，實現支持 TCAD 的光子器件仿真，為設計師和工程師提供了必要的工具，可以完整準確地預測、分析和優化光電器件的行為。
工作流概述
光子集成電路 (PIC) 的光電元件設計始于對物理結構和摻雜分布的精確建模，這些結構和摻雜分布定義了器件的光學和電學行為。目標是創建一個能夠反映制造后的器件的物理模型。設計流程從制造工藝的輸入開始：材料和掩模圖案與蝕刻、注入、退火和生長條件相結合。雖然結構的幾何 CAD 模型可以作為早期設計探索的起點，但使用 Silvaco Victory Process 進行工藝仿真對于建立制造步驟和最終物理結構之間的聯系是必不可少的。圖 1 說明了使用 Victory Process 輸入進行光子器件仿真的工作流程。
圖 1. Ansys Lumerical 光子器件仿真工作流程，其中采用 Silvaco Victory Process 的 TCAD 輸入
幾何效應（例如受蝕刻影響的側壁角度和共形沉積的層界面）對于精確仿真光傳播非常重要 [1]。
展開 集成電路如何破局，EDA設計優化是重要手段 ￥500
EDA是處于集成電路產業鏈最上游的一環，是數字經濟的支點。隨著集成電路工藝技術的更新升級，行業壁壘也越來越高。摩爾定律在半導體行業發展中引導了半個多世紀，但隨著制程節點進入10納米之后，單純依靠提升工藝來壓縮尺寸擴展晶體數量的方法已無法充分滿足發展需求。芯片性能提升將更多需要依靠電路設計及算法優化等技術手段來加強補足，這也促使EDA領域的設計模式亟待突破性攻關。
快速設計優化技術
EDA領域的快速設計優化技術主要分為快速設計和設計優化兩條支線。10月19日-20日，安世亞太技術專家將在研討會與大家共同討論相關話題，文末查看參與方式。
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快速設計技術
適用于在具備成熟的設計經驗、豐富的設計資源基礎上，通過繼承復用的方式建立新的設計。
設計優化技術
是以仿真評估及優化算法為基礎，對設計模型進行選型及參數調整，實現性能最優化設計。
展開 報名 | Ansys Lumerical光子集成電路PIC Circuit 設計與仿真
溫馨提示：由于內容豐富，本場會議已由原計劃1小時延長至3小時，會議時段更新為：14:00 - 17:00
光子集成電路 (Photonic Integrated Circuit, PIC) 由于具備可實現高速光電轉換、高頻寬、低損耗等特性，并且可以大幅縮減模組尺寸及成本，是未來發展的關鍵技術。
Ansys Lumerical 為設計人員提供高性能光子仿真軟件，提供專門用于光子器件、電路和系統設計的模擬環境。針對PIC的應用，Lumerical提供包括光子有源器件，無源器件及circuit芯片級的完整解決方案。7月15日，Ansys 即將推出網絡研討會【Ansys Lumerical光子集成電路PIC Circuit 設計與仿真】。
本次培訓將以PIC Circuit設計作為范例，針對INTERCONNECT和CML Compiler產品作深入淺出的介紹 - 從演算法到實際范例演示，包括完整軟件的操作、分析及設計流程。
時間：7月15日（星期四），14:00-17:00
講師介紹：
陳奕豪博士
陳奕豪(Yi-Hao Chen)畢業于臺灣大學電機系，后于美國密西根大學電機研究所主修光學，研究奈米光學元件取得電機博士學位。他于2019年加入臺灣Lumerical，現為臺灣Ansys Lumerical應用工程師，主要負責亞太地區技術支持、協助客戶使用Lumerical產品進行研發工作。
展開 培訓報名 | Ansys Lumerical光子集成電路PIC設計與仿真
尊敬的女士/先生，
誠摯地邀請您參加Ansys Lumerical舉辦的光子集成電路PIC全產品培訓。本次培訓將詳細介紹Ansys Lumerical產品在光子集成電路PIC領域的應用，包括器件級仿真（有源器件和無源器件），系統級仿真和緊湊模型庫（CML）的介紹，培訓內容將覆蓋器件和系統級仿真設計的案例演示，包括學員實際操作環節，本次培訓活動將為學員提供操作使用的License。期待您的參與！
