3nm制程
關注創建者：匿名 創建時間：2021-11-12
3nm制程的實例教程
據國外媒體報道，5nm制程工藝量產已超過1年的臺積電，正在全力推進3nm工藝的量產事宜，他們的3nm工藝計劃在今年風險試產，明年下半年正式量產。
但外媒最新的報道顯示，臺積電3nm制程工藝的量產時間將推遲，最多推遲4個月。外媒在報道中還提到，臺積電方面也已經確認，他們這一制程工藝的量產時間將推遲。
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在近幾個季度的財報分析師電話會議上，臺積電CEO魏哲家均透露他們的3nm工藝進展良好。如果量產時間推遲，臺積電的3nm制程工藝，可能就無法按計劃在明年下半年量產。
”
臺積電和三星電子目前均在推進3nm工藝的量產事宜，兩大芯片代工商對這一制程工藝都非常重視。今年6月底，就有外媒在報道中稱，三星電子寄予厚望的3nm芯片制程工藝，已經順利流片。
但從外媒的報道來看，三星電子的3nm工藝，也遇到了難題。研究機構預計采用全環繞柵極晶體管（GAA）技術的三星3nm制程工藝，不太可能在2023年之前量產。產業鏈方面的人士也透露，采用全環繞柵極晶體管（GAA）技術的三星3nm制程工藝，在研發方面仍有挑戰，還有關鍵技術問題尚未解決。
展開 Intel：10nm
Intel的桌面和服務器CPU處理器一直沒有實現更先進的制程，今年新CEO基爾辛格執掌大印后才開啟技術路線，預計今年將推出10nm，7nm已經take in。
今年下半年，Intel將推出代號為Alder Lake的12代酷睿處理器，升級10納米ESF工藝和Golden Cove架構，首次使用大小核架構，最多16核24線程。
在服務器領域中，Intel推出了14nm工藝的Cooper Lake處理器，也就是第三代至強可擴展處理器，最多28核心56線程(八路就是最多224核心448線程)，部分型號增加了核心數量，同時頻率更高，基準頻率提升至最高3.1GHz，單核睿頻加速最高則可達4.3GHz，三級緩存最多38.5MB(每核心對應1.375MB)，熱設計功耗150-250W。
結語
當然Intel的處理器架構與其他Arm架構有所不同，制程也不能用簡單的數字進行比較。三星的3nm可能是目前能夠最快量產的制程，臺積電的1nm也只是取得重大突破，離實際量產應該還有一段距離。
不過，制程之爭已經成了芯片設計與代工領域最重要的方式。
展開 外媒近日指出，由于臺積電3nm制程卡關，蘋果下一代iPhone處理器A16芯片，將延用臺積電5nm制程，創連續3年使用同一個制程的狀況，臺積電也響應，不評論市場傳聞，重申 3 nm制程按計劃進行。不過，業界認為，蘋果可能也考慮到成本關系，才會推遲手機芯片采用3nm制程，至于臺積電也為了改善成本，針對極紫外光(EUV)推動改善計劃，以及改良EUV機臺設計，還有導入先進封裝，讓3nm制程有更多的客戶愿意采用。
3nm制程面臨芯片設計復雜度以及晶圓代工成本飆高等問題，更因為EUV曝光機采購成本創新高，產出吞吐量（throughput）提升速度放緩，讓3nm晶圓代工報價恐達近3萬美元。
此外，EUV機臺透過特殊的反射鏡進行傳送，耗電量達深紫外光微影（DUV）機臺10倍以上，來達到最后剩下2%的光能進行曝光，臺積電透過機臺程序修正，將EUV光脈沖能量優化，并重新設計反射結構，有效提升3%反射率；臺積電還分析二氧化碳雷射系統放大器的運轉數據，采用變動頻率取代固定頻率的運作模式，進一步強化放大器10%能源使用效率。臺積電也提升EUV機臺5%能源使用效率，預計用在生產3nm制程的機臺上。
業界透露，臺積電將啟動EUV持續改善計劃（CIP），在維持摩爾定律進程上，希望在增加芯片尺寸同時，減少先進制程EUV光罩使用道數。
荷商半導體生產設備商、獨家供應EUV曝光機的艾司摩爾(ASML)，今年下半年推出的NXE：3600D價格高達1.4～1.5億美元，每小時吞吐量達160片12吋晶圓，基于5nm制程的4nm進行改良，EUV光罩層大約在14層之內，3nm制程將達25層，導致成本暴增，不是所有的客戶都愿意采用。
展開 知名研究機構The Information Network預測，臺積電領先三星在晶圓代工的先進制程產能規模約242%至460%不等。
統計數據顯示，三星在2020年的晶圓月產能約為2.5萬片，而臺積電則為14萬片，尤其是在目前最前沿的5nm制程方面，三星晶圓月產能約為5000片，而臺積電約為9萬片。
在最新通報會上，臺積電表示，由于5nm需求強勁，該公司5nm系列在2021年的產能擴充計劃比2020年會翻倍，2022年將比2020年增長3.5倍以上，并在2023年達到2020年的4倍以上。
而據韓國媒體引述多家供應商報道，由于三星遲遲未提高5nm的產品良率，使得三星在5nm產線的構建與客戶搶奪上也陷入被動。
客戶訂單
近段時間以來，頻傳臺積電和三星3nm首家客戶的消息。據消息稱，蘋果已經成為臺積電3nm制程的首批客戶，預先承包了臺積電3nm制程的初期產能，同時英特爾也將采用臺積電3nm制程生產圖形芯片、服務器處理器。
而處理器大廠AMD可能成為三星代工業務首家3nm制程客戶，原因是合作伙伴臺積電與蘋果關系密切，使AMD考慮選擇三星交付3納米制程訂單。除了AMD，高通也對三星3nm制程感興趣。
目前，兩家的3nm客戶 名單還未正式公布。但從現有客戶來看，臺積電的客戶幾乎覆蓋了全球頂級半導體巨頭，包括蘋果、AMD、高通、Marvel、聯發科、英偉達等都是其主要客戶。
展開 與當前將使用在Power10芯片的7納米制程相比，這種2納米制程有望將速度提高45％或以相同速度運行，將功耗降低75％。
IBM 2納米芯片潛在的好處
據IBM稱，這項先進技術的潛在好處可能包括：
手機電池壽命翻兩番，只要求用戶每四天給他們的設備充電一次。
減少數據中心的碳足跡，這些中心占全球能源使用量的1%，即5.8億兆焦耳。將他們所有的服務器改為基于2納米的處理器，有可能大大減少這一數字。
大大加快筆記本電腦的功能，從快速處理應用程序，到更容易地協助語言翻譯，到更快的互聯網訪問。
有助于加快自動駕駛汽車等自主車輛的物體檢測和反應時間。
另外，這項技術將使數據中心的電源效率、太空探索、人工智能、5G和6G以及量子計算等領域受益。
實驗室做出來≠量產
一個工藝從實驗室出來，到大規模量產，過程中需要芯片代工廠不斷提升晶圓良率。
晶圓良率，指完成所有工藝步驟后，測試合格的芯片的數量與整片晶圓上的有效芯片的比值。
因此，晶圓良率決定了芯片的工藝成本。
要是一個工藝的晶圓良率上不去，量產可能反而會導致芯片虧損。
而目前，IBM的2nm芯片還停留在實驗室階段，只是制造出來而已。
除此之外，也還需要考慮光刻機等工具的進展。
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3nm制程的最新內容
04/先進技術與未來發展方向
當前，壓縮感知光源優化技術已在算法迭代與實施層面實現關鍵突破：
迭代步驟上，通過“初始稀疏解生成-自適應變量更新-多指標收斂判定”的閉環設計，解決了傳統迭代易陷入局部最優的痛點，收斂速度提升50%以上；
實施細節上，自適應稀疏基選擇策略適配不同光刻圖形需求，改進型測量矩陣構建方法降低了噪聲干擾，使光源優化精度誤差控制在2%以內，成功支撐3nm節點光刻制程的工程應用
06/先進技術與未來發展方向
當前，矢量SMO數值計算技術已達成精準化突破：標準化仿真條件搭建實現最佳焦面成像性能的精準評估，多維度性能指標對比清晰量化不同SMO技術優劣，穩定性驗證則為量產應用提供核心支撐，使3nm制程最佳焦面處圖形偏差控制在亞納米級。
05/先進技術與未來發展方向
當前，矢量SMO優化算法已實現關鍵突破：梯度計算與變量替換技術高效破解離散優化難題，SISMO、SESMO、HSMO三類策略精準匹配不同工藝需求，其中HSMO通過“SO-SISMO-MO”分步策略平衡精度與效率，光源后處理技術則大幅提升優化結果的可制造性，支撐3nm制程量產。
01/簡介
隨著半導體技術節點向3nm及以下先進制程持續演進，光刻工藝中的光學鄰近效應（OPE）、偏振依賴效應及三維掩模衍射等復雜現象愈發顯著，傳統基于標量近似的光學鄰近修正（OPC）技術已難以滿足納米級圖形復刻的精度要求。
在此背景下，二維矢量光刻成像模型應勢而生，憑借對矢量光場與偏振像差的精準把控，成功突破衍射極限，成為先進邏輯芯片制造的核心技術支撐，為7nm、5nm乃至3nm制程的落地注入強勁動力，推動半導體產業實現跨越式發展。
相對于目前集成電路5nm、3nm的先進制程，40nm和22nm并不是前沿的技術節點，但對于車規級MCU已經足夠，這對中國相對滯后的半導體技術而言壓力較小。工藝越先進的MCU動態功耗越好，但靜態功耗反而會因此變差，市場普遍認為40nm和22nm是非常適合MCU的技術節點，在這兩個尺寸上面的MCU可以實現成本最優。
而該工廠也是三星3nm制程的主陣地。
三星3nm制程研發規劃分為兩個階段：第一代的3nm GAE(GAA-Early)與第二代3nm GAP(GAA-Plus)。
2022上半年，三星量產3nm制程芯片，但用戶和產量非常有限，未見處理器廠商采用。
今明兩年，臺積電將在中國臺灣規劃建設11座晶圓廠，其中大部分為生產2-3nm先進制程的晶圓廠。EUV光刻機必不可少，外加大量配套的刻蝕機等其他設備，因此臺積電耗電量還會進一步大幅增長。
臺積電2020年的耗電量就達到160億度，占據整個中國臺灣5.9%的用電總量。2021年臺積電實際用電量已接近170億度。
據了解，GAAFET可以實現3nm及以下制程；氧化鎵、金剛石是第四代半導體材料；EDA則是芯片IC設計中不可或缺的重要部分，被行業內稱為“芯片之母”。也就是說，美國此次的禁令將限制中國芯片設計廠商向3nm及以下先進制程的突破。
（source:三星）
此外，三星也指出，相較于5nm制程，他們第一代3nm制程能降低45%功耗、提升23%效能、縮減16%面積；第二代3nm制程則可降低50%功耗、提升30%效能，并縮減35%面積，可全面優化芯片PPA指標。
