封裝設計的案例
eSILICON采用ANSYS多物理場解決方案推動封裝設計變革
大幅提升產品性能和可靠性、節約成本，并加速產品上市進程
2019年5月30日，eSilicon正率先推進復雜的系統級封裝設計，顯著提高速度和效率，并實現經過生產驗證的精度，這都要歸功于ANSYS的技術支持。eSilicon利用ANSYS業界領先的多物理場仿真解決方案確保芯片到系統取得成功，從而加速產品上市進程，服務于高帶寬網絡、高性能計算、人工智能（AI）和5G基礎設施等領域的客戶。
芯片、封裝、電路板和系統設計人員需要應對眾多多物理場挑戰，這些挑戰會加大高級2.5D封裝設計發生故障的風險。電源完整性、信號完整性、可靠性、電磁串擾、熱效應和熱致機械應力等問題都會對設計收斂造成巨大障礙，也會導致芯片設計成本激增。
ANSYS業界領先的多物理場仿真工具能夠幫助eSilicon以較低成本進行建模、確認并驗證高級FinFET芯片、2.5D封裝和電路板設計的物理、電氣和電磁行為。高效執行這些芯片感知系統和系統感知芯片分析有助于降低系統級封裝設計的復雜性，并推動芯片到系統的成功。
eSilicon的封裝設計高級總監Tony Mastroianni指出：“分析電源完整性、信號完整性、可靠性和片上/片外電磁效應對確保產品成功至關重要。利用ANSYS的多物理場仿真技術，我們能夠全面應對這些艱巨挑戰，推進網絡、數據中心、AI和5G基礎設施等領域客戶的創新。”
ANSYS副總裁兼總經理John Lee表示：“ANSYS的多物理場系列解決方案能夠以較低成本實現復雜2.5D設計的功耗、性能、區域和可靠性目標，該解決方案也是唯一可用的驗證方法。
展開 下午直播 | IGBT仿真及封裝設計
針對國內外變流器企業IGBT應用及封裝設計的技術需求，Ansys解決方案以Workbench為電磁、熱、結構、流體多物理場耦合設計平臺，以Simplorer為器件特征化建模、開關特性測試、變流電路設計及傳導干擾分析平臺，通過單/雙向的多物理場耦合技術和魯棒性設計，器件與系統的降價模型和協同仿真接口，高效解決IGBT封裝設計所面臨的、多物理場耦合設計和高精度器件與電路、系統設計問題。
降低IC封裝熱阻的封裝設計方法
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本文部分內容摘自：”專業熱設計人必學必會182講---電子產品散熱設計理論視頻課程“ 第24章節中分內容。
專業熱設計人必學必會182講---電子產品散熱設計理論視頻課程（國內首套有關散熱理論設計的系統培訓課程）
正文
本文部分內來源于網絡和摘自：”專業熱設計人必學必會182講---電子產品散熱設計理論視頻課程“ 部分章節中部分內容。
在我們的微信群內與QQ（群號：79973675）群內，經常有小伙伴無法分清常用一些器件芯片的熱阻含義，前面及期話題我們聊了芯片熱阻的含義與封裝熱阻的定義與測量技術，今天我們就有關如何降低IC封裝熱阻的封裝設計方法來聊一聊。
隨著IC封裝輕薄短小以及發熱密度不斷提升的趨勢，散熱問題日益重要，如何降低封裝熱阻以增進散熱效能是封裝設計中很重要的技術。由于構造不同，各種封裝形式的散熱效應及設計方式也不盡相同，本片文中將介紹各種封裝形式，包括導線架(Leadframe)形式、球狀格子數組形式(BGA)以及覆晶(Flip Chip)形式封裝的散熱增進設計方式及其影響。
前言
隨著電子產品的快速發展，對于功能以及縮小體積的需求越來越大，除了桌上型計算機的速度不斷升級，像是筆記型計算機、手機、迷你CD、掌上型計算機等個人化的產品也成為重要的發展趨勢，相對的產品所使用的IC功能也越來越強、運算速度越來越快、體積卻越來越小，如<圖1>所示。
展開 “我們從未料到在HFSS中能夠簽核如此大型的封裝設計”
例如，一位設計112 Gbps SERDES SoC封裝的用戶一直在縮減設計，以求解四分之一的封裝。他們多年來習慣對電磁求解采用切割的方法，以此提高效率，但是現在這其實已沒有必要。利用更新后的HFSS求解器，他們嘗試為同樣的切割結構建模，發現HFSS 2020版本僅利用四分之一的核心數，就能將求解問題的時間減半。在求解時間縮短到僅一個小時后，他們決定在HFSS中為整個封裝建模。令他們驚訝的是，求解具有184個端口、最高頻率達50GHz的完整封裝，只用了18個小時。
硅谷一家專業從事高速網絡和通信業務的定制ASIC公司的封裝設計主管稱：“我們從未預料到在HFSS中能夠簽核這樣一個大型封裝設計。我們曾經嘗試過在另一款近期發布的FEM求解器中求解這個大型結構，但一直沒能完成分析。”
多年來，Ansys HFSS的不斷更新，正在從規模和仿真時間兩個方面重新定義全波電磁簽核在當今芯片、封裝和PCB設計挑戰中的可能性。
關于Ansys CPS 解決方案
Ansys CPS（Chip+Package+System）多物理場仿真方案，包含了Redhawk/HFSS等業界黃金工具，基于CPM/CSM/CTM等獨有的芯片模型，通過協同仿真考察芯片與PKG/PCB之間的耦合影響，通過電、熱、結構之間的多物理場耦合仿真使得仿真精度更高，幫助設計者優化從芯片至系統的SIPI/熱/結構可靠性等設計指標，此流程已經支持多家客戶在先進工藝節點和大規模的2.5D/3D IC設計上成功流片。
展開 
“我們從未料到在HFSS中能夠簽核如此大型的封裝設計”
例如，一位設計112 Gbps SERDES SoC封裝的用戶一直在縮減設計，以求解四分之一的封裝。他們多年來習慣對電磁求解采用切割的方法，以此提高效率，但是現在這其實已沒有必要。利用更新后的HFSS求解器，他們嘗試為同樣的切割結構建模，發現HFSS 2020版本僅利用四分之一的核心數，就能將求解問題的時間減半。在求解時間縮短到僅一個小時后，他們決定在HFSS中為整個封裝建模。令他們驚訝的是，求解具有184個端口、最高頻率達50GHz的完整封裝，只用了18個小時。
硅谷一家專業從事高速網絡和通信業務的定制ASIC公司的封裝設計主管稱：“我們從未預料到在HFSS中能夠簽核這樣一個大型封裝設計。我們曾經嘗試過在另一款近期發布的FEM求解器中求解這個大型結構，但一直沒能完成分析。”
多年來，Ansys HFSS的不斷更新，正在從規模和仿真時間兩個方面重新定義全波電磁簽核在當今芯片、封裝和PCB設計挑戰中的可能性。
關于Ansys CPS 解決方案
Ansys CPS（Chip+Package+System）多物理場仿真方案，包含了Redhawk/HFSS等業界黃金工具，基于CPM/CSM/CTM等獨有的芯片模型，通過協同仿真考察芯片與PKG/PCB之間的耦合影響，通過電、熱、結構之間的多物理場耦合仿真使得仿真精度更高，幫助設計者優化從芯片至系統的SIPI/熱/結構可靠性等設計指標，此流程已經支持多家客戶在先進工藝節點和大規模的2.5D/3D IC設計上成功流片。
展開 功率器件封裝結構熱設計綜述
華北電力大學新能源電力系統國家重點實驗室
原位 | DOI：10.13334/j.0258-8013.pcsee.230136
摘要：半導體技術的進步使得芯片的尺寸得以不斷縮小，倒逼著封裝技術的發展和進步，也由此產生了各種各樣的封裝 形式。當前功率器件的設計和發展具有低電感、高散熱和高絕緣能力的屬性特征，器件封裝上呈現出模塊化、多功能化 和體積緊湊化的發展趨勢。為實現封裝器件低電感設計，器件封裝結構更加緊湊，而芯片電壓等級和封裝模塊的功率密度持續提高，給封裝絕緣和器件散熱帶來挑戰。在有限的封 裝空間內，如何把芯片的耗散熱及時高效的釋放到外界環境中以降低芯片結溫及器件內部各封裝材料的工作溫度，已成 為當前功率器件封裝設計階段需要考慮的重要問題之一。本文聚焦于功率器件封裝結構的散熱方面，針對功率半導體器件在散熱路徑方面的結構設計進行歸納總結。通過對國內外 功率器件封裝結構設計的綜述，梳理了功率器件封裝結構設計過程中在散熱方面的考慮及封裝散熱特點，并根據功率器 件散熱特點對功率器件封裝結構類型進行了分類。最后，基于降低封裝結構散熱熱阻、提高器件散熱能力的目的，從高導熱封裝材料和連接工藝、芯片面接觸連接、增加散熱路徑 以及縮短散熱路程四個方面對功率器件封裝結構設計在散熱方面未來的發展趨勢進行了展望。
展開 “我們從未料到在HFSS中能夠簽核如此大型的封裝設計”
例如，一位設計112 Gbps SERDES SoC封裝的用戶一直在縮減設計，以求解四分之一的封裝。他們多年來習慣對電磁求解采用切割的方法，以此提高效率，但是現在這其實已沒有必要。利用更新后的HFSS求解器，他們嘗試為同樣的切割結構建模，發現HFSS 2020版本僅利用四分之一的核心數，就能將求解問題的時間減半。在求解時間縮短到僅一個小時后，他們決定在HFSS中為整個封裝建模。令他們驚訝的是，求解具有184個端口、最高頻率達50GHz的完整封裝，只用了18個小時。
硅谷一家專業從事高速網絡和通信業務的定制ASIC公司的封裝設計主管稱：“我們從未預料到在HFSS中能夠簽核這樣一個大型封裝設計。我們曾經嘗試過在另一款近期發布的FEM求解器中求解這個大型結構，但一直沒能完成分析。”
多年來，Ansys HFSS的不斷更新，正在從規模和仿真時間兩個方面重新定義全波電磁簽核在當今芯片、封裝和PCB設計挑戰中的可能性。
展開 華為芯片堆疊封裝設計專利刷屏，請和我一起仿真計算和驗證
再其次，3D封裝面臨散熱問題，樓下的芯片由于無法直接與殼接觸，導熱路徑要繞遠經過樓上的die（硅導熱稍微好些），或者直接通過EMC（導熱極差）到殼上。
最后就是力學問題，由于芯片一層層疊起來，由于多層材料CTE(Coefficient of Thermal Expansion)不匹配，而且底層芯片的厚度往往比較低（TSV對底層芯片厚度有要求），會有應力影響bump可靠性性能，甚至硅片crack的情況。
華為芯片堆疊封裝專利簡析
在華為這篇專利里，巧妙的利用molding可以添加過孔的特點，樓上芯片的SI和PI問題可以通過設計解決。不過樓下的face up的芯片，由于沒有過孔，需要類似wirebond的封裝，信號需要在face面平移一段，這就會導致信號或者電源的極大衰減。
另外樓下芯片的散熱問題依然嚴重，可能需要通過增加過孔，利用過孔的銅材料散熱。然后最后就是力學問題，由于帶有過孔的molding層內有兩層芯片，EMC材料和die材料CTE嚴重不匹配，難免會有鍵合的邊角處大的應力。總的說來，這篇專利繞過TSV實現3D封裝，是很好的設計方案，不過對設計有許多要求。
以上的種種要求，都需要仿真去校核與驗證。比如SI和PI問題，是需要用電磁分析軟件來輔助設計（比如高速信號用HFSS，PI問題用SIwave），才能保證信號損耗以及阻抗匹配，保證電源的阻抗在需求范圍內。散熱也有熱設計軟件（比如ICEPAK），通過計算導熱熱阻等，獲得芯片結溫，確保芯片不會過熱。而力學可以用ANSYS的mechanical模塊，可以通過模擬實際封裝工藝流程，確保bump壽命。
華為專利的仿真校核和驗證
針對華為專利內容，下面做了一系列仿真來對此等結構進行校核。
展開 案例 | 利用 Ansys Mechanical 進行封裝翹曲的分析和設計優化
微電子封裝技術憑借其高密度和高性能的特點，正逐漸進入高速發展的時期，成為當前電子封裝技術的主流。這一趨勢使得電子器件的尺寸不斷減小，厚度不斷減薄，集成度越來越高，對于電子封裝的工藝能力的要求也在逐步提升。
由于電子器件內部應力的影響因素較多，如通過生產線進行工程驗證將面臨驗證方案多、基板交期長、芯片造價高等一系列問題。進行大量工程驗證面臨漫長的周期、高昂的成本，因此對于更新換代非常快的電子產品市場來說，在新產品設計開發前期就進行仿真分析是提高產品競爭力的基礎。
本文介紹了甬矽電子利用 Ansys Mechanical 在產品設計初期預測多種結構設計方案的翹曲結果，優化封裝結構設計，大幅減少后續工程驗證的次數。
挑戰和需求
在電子器件的封裝過程中，由于溫度梯度的存在，封裝所用基板、塑封料、裝片膠等材料的熱膨脹系數會不匹配，在封裝熱制程時將產生較大的內應力，導致封裝產品產生翹曲問題，從而影響產線的生產良率。
隨著封測技術的發展，尺寸更小、速率更快、厚度更薄、集成度更高的封裝形式不斷出現，甬矽電子致力于中高端半導體芯片封裝和測試領域，需要仿真軟件的支持，來提升新技術的研發效率。他們評估軟件時發現，Ansys 提供的強大實體建模及劃分網格工具，能夠高效地創建有限元模型。
此外，Ansys 計算分析模塊包含了結構（線性、非線性）分析、流體動力學分析、電磁場分析等模塊，必要時還可進行多物理場耦合分析，能夠有效解決甬矽電子的電子封裝產品的可靠性、熱性能、電性能等問題。
展開 PCB封裝設計標準之插裝焊盤，這才是封裝設計應有的姿態！
一個封裝庫主要由兩部分構成分別是焊盤和圖形，焊盤的位置和形狀大小決定了焊盤的焊接情況，而圖形存在的意義是直觀的表示元器件情況，輔助設計和引導元器件裝配。
表貼焊盤部分我們聊過了，本章我們來聊聊插裝焊盤。
插裝焊盤我們也叫通孔焊盤，其實學名應該叫帶孔焊盤（是不是很難聽），其為元器件的引線和印制版各層的電氣連接提供連接點，如下圖是一個通孔焊盤設計的核心因素，元器件制造商會提供Max Lead Diameter 最大引線直徑。
下面這個圖只是感覺比較漂亮，貼來玩玩。
孔徑
常見的引腳形狀為圓形或矩形，孔徑設計主要影響因素為引線截面的最大長度（后文用引線直徑代表此值），引線直徑如下圖所示：
孔徑尺寸的算法為在引線直徑的基礎預留空間供引腳插入，以及滲錫實現更好的安裝及焊接牢固，對于不同的可生產性水平對應為不同的值如下表，用引線直徑直接加上此值便是孔徑。
此處的LecelA B C在IPC2221 1.6.3中有定義，可自行查閱文末也有注釋，Level B 為常用等級
盤徑
元器件制造商通常提供引腳或孔尺寸推薦值，但不提供焊盤尺寸，所有的焊盤設計環寬應盡可能大，但設計中往往需要更多的空間實現更高的密度，原創今日頭條：臥龍會IT技術。所以我們希望用最小的環寬滿足最好的性能。
展開 2026 武漢半導體技術博覽會（OVC）︱聚焦半導體晶圓制造裝備、零部件、材料、先進封裝、IC設計、第三代半導體等重點領域
※ 展示范圍
IC 設計、芯片：
IC及相關電子產品設計、人工智能芯片、電源管理芯片、物聯網芯片、5G通信芯片及方案、汽車電子芯片、安全控制芯片、數模混合通訊射頻芯片、存儲芯片、LED照明及顯示驅動類芯片等;
晶圓制造及封裝：
晶圓制造、SiP先進封裝、OSATs、EMS、OEMs、IDM、硅晶圓及IC封裝載板、印制電路板、封裝基板和設備及組裝和測試等、封裝設計、測試、設備與應用制造與封測、EDA、MCU、印制電路板、封裝基板半導體材料與設備等；
第三代半導體：
第三代半導體碳化硅SiC、氮化鎵GaN、晶圓、襯底、封裝、測試、光電子器件、(發光二極管LED、激光器LD、探測器紫外)、電力電子器件 (二極管、MOSFET、JFET、BJT、IGBT、GTO、ETO、SBD、HEMT等)、微波射頻器件(HEMT、MMIC)等；
半導體設備：
減薄機、單晶爐、研磨機、熱處理設備、光刻機、刻蝕機、離子注入設備、CVD/PVD設備固晶機、等離子清洗設備、切割機、裝片機、鍵合機、焊線機、回流焊,波峰焊、測試機、分選機、耦合機、載帶成型機、檢測設備、恒溫恒濕試驗箱、傳感器、封裝模具、測試治具、精密滑臺、步進電機、閥門、探針臺、潔凈室設備、水處理等;
半導體材料：
硅晶圓、硅晶片、光刻膠、晶圓膠帶、光掩膜版、電子氣體、CMP拋光材料、光阻材料、濕電子化學品、濺射靶材、封測材料、切片、磨片、拋光片、薄膜等.
※ 主辦方將舉辦豐富多彩的同期論壇活動
展會同期舉辦各種主題的技術論壇，以配合各個展區展示產品。
展開 
3D封裝香了，解決設計痛點需要強大利器
間距小了以后，連線就會多很多，使芯片的容量和速度都比以前大很多，這就是為什么一些領先的代工廠在做或想做2.5D先進封裝的原因。
在這個基礎上出現了更先進的技術：在兩個裸片之間做連接，例如Wafer -Bonding，間距有可能從2位數變成了1位數，在1mm2上就會大于1萬個點，速度和容量會大很多。
因此，從2D走向3D的優勢是：
連線更短。
有更低的功耗，挑戰是從90nm到45nm、28nm、7nm……，線上的延遲會越來越多，功耗也會越來越大。
更高的性能。線上延遲減少了以后，芯片就會運行得更快。
更高的帶寬。例如很多客戶喜歡把芯片跟HBM放在一起，相比DDR4、DDR5或DDR6，HBM的優勢之一是帶寬高，但是速度稍遜。
封裝的尺寸會小很多。目前封裝也是一個痛點，很多客戶拿不到產能，不一定是晶圓廠的產能拿不到，而是封裝廠的產能拿不到，因為大基板是很難做。
更好的良率，在晶圓廠流片時，良率和面積是呈指數關系的，往往面積越大，良率越低。
3D封裝的設計挑戰是什么？
劉淼曾陪客戶的工程師查看一個大的yield（良率）問題，因為客戶的芯片很大，有20多個裸片，但良率沒有規律，出現壞點的地方是隨機的。因此這種情況下，只能盡量把芯片面積做小。所以3D堆疊把以前很大的芯片分成兩三個小的，良率會上升，制造成本下降。但是3D的設計成本要增加，因為比以前復雜很多。
綜合起來，3D封裝主要有以下2個痛點。
1） 3D-IC設計聚合與管理。包括：①裸片放置與Bump規劃。②SoC和封裝團隊各自為戰。③缺少代表多種技術的統一數據庫。
展開 基于Simsolid的MCM-BGA封裝體運行溫度及熱應力分析與優化設計
優化設計的結構為封裝基板及熱接觸材料。通過改變其厚度進行熱分析與熱應力分析，得到不同模型下的溫度場及熱應力。模型建立過程與前述相同，在此不再闡述。
3.1 封裝基體的厚度對熱應力的影響
圖12為不同封裝基板厚度模型下計算得到的最高溫度及最大熱應力。從圖12可以看出，當封裝基板的厚度為1.1mm時，該封裝體在運行時的溫度最低，熱應力峰值最小，因此選擇封裝基板厚度為1.1mm更為合理。值得說明的是，不同封裝基板厚度下的最大熱應力均產生在芯片與封裝基板連接處的熱點焊位置，如圖13所示。
圖12 不同封裝基板厚度模型下的最高溫度及最大熱應力
圖13 不同封裝基板厚度模型下的最大熱應力位置
3.2散熱罩的厚度對對熱應力的影響
圖14為不同散熱罩厚度下的MCM-BGA封裝體上的溫度及熱應力結果。在進行分析時，設定封裝基板的厚度統一為1.1mm。可以看出，隨著散熱罩的厚度增加，封裝體運行時的最高溫度及熱應力的峰值不斷降低。散熱罩的厚度每增加1mm，封裝體的溫度下將約1℃左右。這是由于散熱罩的厚度增大，冷卻通道的表面積增大，使得封裝體散熱罩的散熱效果增加，因而封裝體運行時的最大溫度降低，熱應力也相應的降低。在實際設計過程中，因充分考慮散熱罩厚度增加造成的重量增加及芯片運行溫度的要求對散熱罩的厚度進行選擇。在本案例中選取散熱罩厚度為2.2mm時為最合理的方案。
展開 先進芯片、Interposer和封裝設計的電磁與電路RLCK提取和仿真
這樣設計人員能便捷地發揮這兩種算法的優勢，該工具將最佳方法應用到模型的每個單元。”
Anand補充道： “RaptorH產品研發中有幾個不可或缺的考量因素。以芯片為中心的設計環境是這些2.5D和3D封裝的基礎，GDS-II或OASIS數據可表達設計。技術文件堆疊定義使用了代工廠提供的工藝說明，所有層和維度信息都是加密的，工藝角定義使用了與傳統芯片環境相同的定義。”
我問道：“Yorgos重點強調易用性，那么易用性對產品研發有什么影響呢？”
Anand答復說： “RaptorH桌面對當前RaptorX和HFSS用戶而言并不陌生，3D設計幾何結構和電磁場可視化解決方案使用了現有的Ansys桌面界面。”
Anand繼續說道： “S參數和電路網表模型都已提供。特別值得注意的是，該分析是在LVS之前開展的，而設計仍在進行中。”
我問道：“對于一般電磁分析，HFSS通常需要掌握大量的控制專業知識。例如，模型端口的定義和布局。在RaptorH中又該如何管理呢？”
Anand答復道： “RaptorH流程以芯片為中心的特性意味著我們需要為芯片設計人員提供一個熟悉的環境。我們不需要支持自由空間電磁、波導、天線等等，所有金屬生而平等。設計人員設置電路端口如同在實驗室中放置端口。”
我問道：“這些2.5D和3D封裝模型數據庫可能非常龐大。RaptorH工具的性能如何？”
Yorgos回答說： “RaptorH旨在為電磁分析呈現完整版圖，無需修剪數據通道，希望采樣的拓撲能夠表示完整接口。該工具能夠快速分析設計尺寸、端口和技術文件堆疊數據，以提供所需的計算資源指南。算法分析只占用總計算時間的一小部分，電磁模型生成是高度并行化的。
展開 ANSYS和TSMC攜手助力芯片制造商設計尖端多晶片芯片-封裝系統
TSMC幫助實現ANSYS面向InFO參考流程的解決方案，以打造可靠的電子產品
2016年9月22日，匹茲堡訊——隨著智能互聯電子產品如雨后春筍般涌現，移動設備、網絡、汽車、工業自動化和醫療應用的制造商需要以更低成本設計高性能的可靠產品。為滿足這些日益增長的需求，ANSYS和TSMC正通力合作，以改進并交付支持TSMC晶圓級集成型InFO封裝技術的、最綜合全面的設計解決方案套件。
通過ANSYS和TSMC的合作，ANSYS解決方案現在能夠實現各種多晶片分析，包括抽取、功率和可靠性、信號和電源完整性、熱以及電磁干擾等。該設計實現方案讓移動和物聯網制造商能夠充分利用ANSYS經過全面驗證的集成型電路和封裝級解決方案，從而打造更纖薄、更低成本、更高可靠性的尖端移動和物聯網產品。
ANSYS總經理John Lee指出：“我們與TSMC的合作，有助于在市場上推出面向InFO封裝技術的、經過驗證的綜合電源信號完整性和可靠性解決方案。ANSYS的同類最佳工程仿真解決方案幫助我們的共同客戶積極創新，在移動和物聯網應用領域超越芯片向封裝和系統級設計發展。”
TSMC基礎設施設計市場營銷部門高級總監Suk Lee指出：“通過雙方的緊密合作，我們能夠充分滿足InFO技術領域的可靠性和電源完整性設計要求。此次實現的ANSYS解決方案能夠幫助客戶在整個芯片、封裝和系統上分析并設計可靠的供電網絡。”
關于ANSYS, Inc.
作為全球工程仿真領域的領先企業，ANSYS在眾多產品的創造過程中都扮演著至關重要的角色。無論是火箭發射、飛機翱翔長空、汽車高速馳騁、電腦和移動設備的便捷使用、橋梁虹跨江河還是可穿戴產品的貼心使用，ANSYS技術都盡顯卓越。
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