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來源：臺積電 本月初，三星因為先進工藝的低良率問題備受關注，有傳聞稱三星的3nm芯片的良率只有35%，這些負面消息也導致一些大客戶出走，在3nm節點將轉向臺積電。而三星不但失去了高通剩余的4nm訂單，而且高通已將驍龍8Gen 1 Plus的訂單轉給了臺積電。在3nm制程上，三星直接敗給了臺積電。

如果您查看圖 6 中的 TSMC 密度值，在 5nm 中，2-2 鰭式單元的密度比 2-2 單元高 1.39 倍，而 2-1 單元的密度提高了 1.56 倍。三星有兩個版本的 3nm，SF3E（3GAE）版本比 5nm 密度高 1.19 倍，SF3（3GAP）版本比 5nm 密度高 1.35 倍，進一步落后于臺積電行業領先的密度。

據國外媒體報道，在7nm和5nm制程工藝的量產時間上基本能跟上臺積電節奏的三星電子，在更先進的3nm制程工藝上有望先于臺積電量產，有報道稱他們正推進在二季度量產。

FinFET微縮之路劃上休止符臺積電的2nm技術的宣布，單就技術上來說，就是正式宣告「鰭式場效晶體管（FinFET）」的微縮之路的終結。這個堪稱是近十年以來，臺積電最具競爭力的芯片制程技術，最終都須止步于3nm。毫無疑問，FinFET是個好東西，它除了讓摩爾定律得以延續外，同時也讓晶圓制造廠可以持續提升芯片的效能并縮小體積。

雖然臺積電在研討會上沒有太多披露，但據一些分析師分析，臺積電展示的數據來自32 MB SRAM，但沒有給出其他技術細節。他們大膽猜測其M0間距為28 nm，這就像在 5N 工藝中一樣，這是納米片的寬度約為35 nm，厚度約為6 nm。正是這樣的設計為其提供了240–250 nm的溝道寬度，或相當于當前鰭片高度的2+鰭片晶體管。

臺積電4nm射頻設計參考流程，可改進Synopsys Custom Compiler?設計與布局環境中的設計周轉時間和布局效率。參考設計流程認證包括使用低于6GHz的低噪聲放大器（LNA）和LC調諧壓控振蕩器（LC VCO）等關鍵設計組件，對臺積電4nm射頻工藝設計套件（PDK）進行嚴格驗證。

臺積電并宣布采用CoW及WoW先進封裝支援7納米芯片已經量產， 支援5納米（N5）的先進封裝技術支援預計于2023 年完成。至于臺積電為了滿足客戶對于系統整合芯片及其他臺積電3D Fabric 系統整合服務的需求，在竹南打造全球首座全自動化3D Fabric先進封裝廠，預計今年下半年開始生產。

與臺積電的 Vanilla N5 節點相比，據說原始 N3 節點在 ISO 功率下可將速度提高約 10-15%，或者在 ISO 速度下將功率降低 25-30%（均在標稱 0.75V 下） . 在核心層面，臺積電聲稱數字邏輯的密度提高了約 1.7 倍，模擬邏輯的密度提高了約 1.1 倍。N3 還提供了一個相當平淡的 SRAM 位單元縮放，僅提高了約 1.2 倍。N3節點很奇怪。

10nm之后，該公司在業界率先量產了7nm制程芯片，目前，臺積電已經生產了超過10億顆7nm芯片，該公司還率先推出了使用EUV技術的7nm+工藝。在7nm基礎上，推出了6nm工藝，這個平臺的一個主要特點是與7nm工藝平臺兼容，這樣，客戶很容易把7nm設計移植到6nm。

甚至英特爾的14nm產品也被評估為與競爭對手的10nm產品具有相似的性能。市場研究公司IC Knowledge總裁Scott Jones表示：“英特爾的10nm超細工藝將與臺積電的7nm工藝相媲美，7nm也將類似于臺積電的3nm工藝。如果成功，它將能夠在性能方面超越臺積電和三星。”另一個積極因素是，在美國政府的全力支持下，英特爾極有可能贏得美國芯片設計商的訂單。

[21] 英特爾、三星、臺積電晶體管密度對比圖，圖源丨WikiChip Analysis 通過對比發現，同一代制程的晶體管密度英特爾將近是臺積電的一倍。當英特爾將其10nm更名為Intel 7時，晶體管密度仍然是與臺積電7nm相當的。

與半導體設計企業主要人員為研發人員的情況相比，臺積電這樣的半導體制造企業，很多員工是產線上的基層員工，但這并不意味著技術含金量的缺失。比如臺積電目前正在研發的3nm，精細程度堪比在頭發絲的寬度上雕刻出清明上河圖。3nm工藝晶體管密度達到了破天荒的2.5億/mm2，是7nm的3.6倍。這個密度形象化比喻一下，就是將奔騰4處理器縮小到針頭大小。

臺積電官網的數據顯示，他們在10月份營收約75億美元，比去年同期同比增長15.7%，也高于9月份的56.3億美元，環比大增34.8%。

同年9月，中芯國際再次決定投資88.7億美元，在上海臨港自貿區再次建設一條月產能10萬片的28nm產線。 目前需求最大的汽車芯片、存儲芯片、模擬芯片、MCU、電源管理、傳感器、5G射頻芯片等大部分是使用28nm及40nm制程工藝，而這也是中芯國際和華虹集團訂單增長的主要來源。 中國客戶的喜好變了。供應鏈安全的重視得到了提高。

7nm臺積電在2017年底試產7nm制程，2018年實現小批量生產，大規模量產是在2019年，在2019年第二季度開始量產N7+（EUV的），N7+的邏輯密度比N7提高15%~20%，同時降低了功耗。臺積電7nm工藝量產后，2019年有100多個芯片陸續流片，包括CPU、GPU、AI、加密貨幣、網絡通信、5G、自動駕駛等芯片。

隨著晶體管架構越來越復雜，設計尺寸越來越大，超低電源電壓導致安全裕量的逐漸消退，壓降和電遷移等傳統簽核分析在2nm和3nm芯片中已變得越來越精確。 Ansys副總裁兼電子、半導體與光學事業部總經理John Lee指出：“臺積電是半導體行業領先的技術創新企業，與臺積電的密切合作一直是我們多物理場簽核技術產品獲得成功的重要因素。

直到2020年，中微半導體成為全球第一家成功研制出5nm精度刻蝕機的企業，并獲得了臺積電認可，用于臺積電5nm芯片工藝生產線。 然而就在近日，根據4月6日權威媒體報道，中微正式官宣，該公司研發的等離子刻蝕機設備已經進入客戶的5nm生產線。

不過也要看到，真正決定工藝密度的MP金屬柵極距指標變化沒有工藝數字那么大，甚至A7到A2工藝都是在16-12nm之間，密度可能沒什么提升。

臺積電：5G和HPC市場增長強勁以全球晶圓代工龍頭臺積電為例，其營業收入的來源多種多樣，并不單純的依賴于消費電子。臺積電表示：“從近期景氣度看，22Q2增長主要受益于HPC、IoT以及汽車的強勁需求。展望未來，5nm和7nm將持續貢獻需求。”有投資者在會上提問：“您認為至2023年上半年的庫存調整周期會像2018-2019年那樣嗎？”

圖源：英特爾 對于臺積電2nm制程將采用GAA晶體管好像已成產業內默認的事實，不過筆者搜尋資料發現，臺積電官方關于2nm并未給出明確的說法，最初是在2020年7月，據臺灣經濟日報報道，臺積電2nm技術研發有重大突破，已成功找到路徑，將切入GAA技術。