今年夏天早些時候，臺積電舉行了 2022 年技術研討會，分享了有關其即將推出的 3 納米節點的一些細節。

臺積電的第一個 3 納米節點是“N3”節點。該節點于 2018-2019 年宣布，計劃于今年下半年發布。許多文章似乎已經在網上發表，聲稱這個節點被推遲了，但正如我們在 2019 年初首次寫到 N3 時，臺積電一直計劃在 2022 年下半年推出 N3。混亂似乎源于上次的財報電話討論解釋說，N3 升級日期比之前的節點稍長，以便與特定客戶的產品保持一致。盡管如此，我們認為他們目前的爬坡計劃沒有任何延遲，目前的時間表與公司 3 年前概述的大致一致。

N3 節點計劃在今年下半年發布，預計在本月或 10 月左右發布。與之前的節點一樣，N3 節點仍然是 FinFET 器件。該公司表示，它看到了良好的收益。與臺積電的 Vanilla N5 節點相比，據說原始 N3 節點在 ISO 功率下可將速度提高約 10-15%，或者在 ISO 速度下將功率降低 25-30%（均在標稱 0.75V 下） . 在核心層面，臺積電聲稱數字邏輯的密度提高了約 1.7 倍，模擬邏輯的密度提高了約 1.1 倍。N3 還提供了一個相當平淡的 SRAM 位單元縮放，僅提高了約 1.2 倍。

N3節點很奇怪。它是臺積電首個 3 納米級工藝技術，但不會成為每個人都會使用的主流節點。事實上，它似乎是公司有時在推出之前放棄的一次性節點。看起來臺積電工程師在此制程中遇到了一些障礙，并決定中途改變。我們之所以這么說，是因為臺積電今年轉移到了一個完全不同的節點，稱為“N3E”，我們將在下面討論。技術研討會上的大部分消息都是關于 N3E 的，而最初的 N3 節點只是經過簡短的提及。這里最大的收獲是 N3E 與 N3 是一個非常不同的節點。雖然具體的節點細節尚未披露，但在高層次上，它具有不同的 PPA，以及公司聲稱旨在提高良率的“非常不同”的設計規則。這樣做的結果是 N3E 不會提供從 N3 的任何直接遷移路徑，使得 N3 對設計人員來說是一個死胡同，這就是為什么臺積電希望大多數客戶改用 N3E。那么為什么 N3 存在呢？最簡單的解釋是滿足客戶對那些早期技術采用者的承諾。從長遠來看，最初的 N3 節點可能會變得默默無聞。

上述談的所有，都導致了 N3E 節點的到來，即“增強型 N3 節點”，一個去年首次公開提及的節點。N3E被納入臺積電的傘式營銷“N3家族”；盡管 N3E 與 N3 非常不同。據說設計規則非常不同，并且 IP 的實現方式不同，足以使它們在設計方面不兼容。對于客戶而言，也沒有直接的 IP 遷移路徑可讓在 N3 上制作的設計遷移到 N3E。簡而言之，N3E 就是 N3 顯然應該是的一切。臺積電表示，新節點包括對 N3 的“重大變化”，產生不同的 PPA，并通過“降低工藝復雜性”提高良率。因此，臺積電更廣泛的 IP 生態系統以 N3E 為目標。臺積電表示，與 N3 不同，N3E “將為智能手機和 HPC 應用程序提供完整的平臺支持”。

N3E 提供完整的代工 IP 生態系統，將作為臺積電 3 納米級芯片的主要代工節點。和原來的N3一樣，N3E節點也是FinFET器件。臺積電表示，該節點已經準備好設計，PDK 0.9 已經在客戶手中。N3E 計劃在 N3 之后大約一年到來，將其牢牢地放在 2023 年下半年左右。正如我們之前指出的，N3E 與 N3 有很大不同，可以被視為與 N5 完全不同的遷移路徑。正是出于這個原因，臺積電也將 N3E 與 N5 而不是 N3 進行了比較。

與 N5 相比，據說 N3E 在數字邏輯方面提供了大約 1.6 倍的密度改進，在模擬邏輯方面提供了大約 1.1 倍的改進。輕微的密度回歸值得注意。臺積電表示，N3E 從一開始就享有更高的良率，并提供更好的性能和功率特性——在 ISO 功率下速度提高 15-20%，或者在 ISO 速度下功率降低 30-35%（均在標稱0.75V） 。這兩個值都比 N3 高 15% 左右。

密度方面，鑒于臺積電尚未公開任何設計規則，我們粗略估計范圍約為 180-220 MTr/mm2，N3E 略低于 N3 密度。值得強調的是，即使使用我們通常的 0.6 NAND2 + .4 SSF 指標，密度估計也會變得更加復雜，因為 FinFlex允許塊和芯片之間的密度差異更大。應該注意的是，臺積電自己在上面的 N3E 幻燈片中添加了一個名為“芯片密度”的新指標，該公司使用“50% [邏輯密度] + 30% [SRAM 密度] + 20% [模擬密度]”得出該指標。臺積電表示，“芯片密度”約為 1.3 倍，而 N3E 與 N5 的邏輯密度為 1.6 倍。

座談會中最有趣的公告之一是“TSMC FinFlex”的公告。在 N3E 節點中，臺積電提供了許多標準單元庫，它們在功率、性能和面積方面提供了不同的折衷方案。這些庫包括包含 3:3、2:2 和 1:1 鰭比的 HP、Mid 和 HD 單元。在 FinFlex 下，臺積電提供了在一組設計規則下跨電源軌將某些單元高度組合鄰接在一起的能力，以實現單獨使用任何單個庫時無法實現的額外設計特性。換句話說，該技術旨在提供多個單元庫的更細粒度的混合，以實現更好的性能或功率特性。具體來說，臺積電宣布了兩種選擇：

以下是在 N5 與 N3E 中相同行業標準 Cortex-A72 含義的各種選項的一些權衡。與 N5 上的標準 2 fin cell相比，N3 可以進一步優化以實現更高的節能或更高的性能。

臺積電表示，原始 N3 和 N3E 變體均提供 FinFlex。

臺積電提到了從 N3E 節點派生的許多其他變體——N3P、N3X、N3S 和 N3RF。

臺積電計劃推出 N3E 節點的更高密度變體，稱為 N3S。據說該節點通過庫優化具有用于低功耗應用的最高密度設備。據說 N3S 將在 N3E 之后的 2 個季度左右上升，大約在 2024 年中期。

N3P 和 N3X 都以類似于 N5/N4P 和 N4X 的高性能應用為目標。他們的 PPA 和具體時間表沒有透露。