1nm以下先進制程工藝發展路線浮出水面
2022年5月27日 15:52瀏覽：2184
盡管英特爾、三星、臺積電等公司靠著各種技術手段及營銷宣傳將CPU邏輯工藝一路推到了5nm節點，明年還要進入3nm節點，但是再往后還是會面臨更大的挑戰，特別是在1nm之后，量子隧穿效應有可能會讓半導體失效。
在日前的FUTURE SUMMITS 2022大會上，IMEC（比利時微電子中心）展示了最新的路線圖，一路看到了2036年的0.2nm工藝。
簡單來說，今年試產N3工藝之后，2024年會有2nm工藝，2026年則是A14工藝——A代表的是埃米，是納米之后的尺度，A14工藝可以理解為1.4nm工藝，英特爾之前提出的A20、A18工藝就相當于2nm、1.8nm工藝。
臺積電在3nm工藝完成研發之后會把團隊轉向未來的1.4nm工藝研發，預計今年6月份啟動。
接著看路線圖，IMEC預計在2028年實現A10工藝，也就是1nm節點了，2030年是A7工藝，之后分別是A5、A3、A2工藝，2036年的A2大概相當于0.2nm節點了。
IMEC的路線圖基本上還是按照摩爾定律2年升級一代的水平發展的，證明了未來芯片工藝還可以迭代下去。
不過也要看到，真正決定工藝密度的MP金屬柵極距指標變化沒有工藝數字那么大，甚至A7到A2工藝都是在16-12nm之間，密度可能沒什么提升。
與此同時，實現1nm及以下工藝，晶體管架構也要改變，我們知道臺積電及三星會在3nm或者2nm節點放棄FinFET轉向GAA結構，而在A5之后還要再轉向CFET晶體管結構。
其他的技術升級還有很多，包括布線、光刻機等等，需要一系列技術突破才有可能實現。
最近，悉尼新南威爾士大學材料與制造期貨研究所（MMFI）的研究人員使用獨立式單晶鈦酸鍶（STO）膜制造了一系列透明場效應晶體管，其性能與當前的硅半導體場效應晶體管相當。
“我們的工作使硅半導體電子無法做到的事情成為可能，”MMFI的主任兼首席研究員Sean Li教授說。
“它不僅為克服當前硅半導體行業在小型化方面的基本限制鋪平了一條關鍵道路，而且還填補了由于硅的不透明和剛性而在半導體應用中的空白。”
上周發表在《自然》雜志上的這篇論文展示了大規模制造2D場效應晶體管的潛力，克服了納米級硅半導體生產的挑戰，并提供了可靠的電容和有效的開關操作。
“這項工作的關鍵創新是，我們將傳統的3D散裝材料轉變為準2D形式，而不會降低其性能 - 這意味著它可以像樂高積木一樣與其他材料自由組裝，為各種新興和未被發現的應用創建高性能晶體管，”主要作者Jing-Kai Huang博士說。
“同時，彈性和纖薄的特性使柔性和透明的2D電子產品得以實現。”
幾十年來，剛性硅基技術一直無處不在，但這些新型晶體管帶來了從增強現實和柔性顯示器到新一代可穿戴設備的各種應用，當然還有納米電子、通信、健康等領域尚未被發現的應用。
晶體管是一種用作開關或放大器的小型半導體器件。從手電筒到助聽器再到超級計算機，所有電子設備都是通過晶體管，電阻器和電容器的各種排列和相互作用來實現的。
例如，最新的Apple MacBook由微處理器供電，該微處理器包括每毫米見方超過100億個晶體管，單個晶體管的尺寸在20納米以下。
隨著時間的推移，制程工藝微縮得越來越小，性能越來越強大。“隨著這種微電子小型化的發生，目前使用的材料由于信號從一個晶體管傳遞到下一個晶體管時的能量損失和耗散而達到極限，”李教授說。
“有了這樣的限制，人們已經有了巨大的動力來從根本上創新新材料和技術，以滿足全球微電子市場永不滿足的需求。”
“我們現在正朝著晶圓規模生產的方向努力。實現這一目標將使我們能夠制造出密度更接近商業產品的更復雜的電路。這是使我們的技術惠及人們的關鍵一步，“黃博士說。
“第一個項目是制造獨立的STO并研究其電氣特性。隨著項目的進展，它演變成使用獨立式STO制造2D晶體管。在MMFI建立的平臺的幫助下，我們能夠共同努力完成該項目。”
目前，這項突破性技術受到兩項澳大利亞臨時專利申請的保護，MMFI和新南威爾士大學正在尋求將知識產權商業化。
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