3D Sip的案例
三星明年將成全球首個提供3D SiP的代工廠，3nm 2020年試產(chǎn)
3D系統(tǒng)級封裝在2019年提供
芯片封裝技術(shù)近來變得越來越重要，因為將所有器件集成到單個處理器中變得越來越困難和昂貴。 三星（與臺積電和GlobalFoundries一樣）已經(jīng)為復(fù)雜產(chǎn)品提供了許多封裝解決方案，例如用于移動SoC的FOPLP-PoP和用于HBM2 DRAM芯片的I-Cube（2.5D）。明年三星將提供其3D SiP（系統(tǒng)級封裝）解決方案，使其能夠?qū)⒏鞣N器件封裝在一個面積很小的三維封裝中。
三星代工廠的3D SiP將成為業(yè)界首個用于異構(gòu)3D SiP的技術(shù)之一（目前所有SiP都是2D）。 封裝解決方案將使半導(dǎo)體合約制造商能夠使用完全不同工藝技術(shù)制造的元件組裝SiP。
來源：雷鋒網(wǎng)
展開 3D封裝成半導(dǎo)體大廠PK焦點，英特爾臺積電三星中芯國際各有千秋
2018年中期臺積電又推出了接近 3D封裝層次的多芯片堆疊技術(shù) SoIC，主要是針對 10nm 以下的工藝技術(shù)進行晶圓級接合。據(jù)DIGITIMES消息，臺積電內(nèi)部已經(jīng)把SoIC正式列入WLSI平臺，并稱一兩年內(nèi)采用SoIC封裝的產(chǎn)品將會商品化。另有消息稱，賽靈思與臺積電公司已經(jīng)就7nm工藝和3D IC技術(shù)開展合作，將共同打造其下一代All Programmable FPGA、MPSoC和3D IC。
在2018年舉行的三星晶圓代工論壇上，三星公布了在封測領(lǐng)域的路線圖。三星目前已經(jīng)可以提供2.5D封裝層次的I-Cube技術(shù)，同時計劃2019年推出3D SiP系統(tǒng)級封裝。三星的IC設(shè)計服務(wù)合作伙伴智原也在先進封裝工藝方面與其進行配合，提供與3D SiP 封裝工藝相對應(yīng)的方案。
中芯國際對3D封裝技術(shù)也有所布局，2014年它與長電科技合資建立中芯長電半導(dǎo)體公司。中芯長電面向凸塊加工(Bumping)等中段硅片工藝進行代工制造。2016年中芯長電14納米凸塊加工實現(xiàn)量產(chǎn)。這也意味著，中芯國際在3D封裝技術(shù)上邁出了重要一步。
專業(yè)封測廠面臨新挑戰(zhàn)
隨著3D封裝的重要性不斷提升，盡管英特爾、臺積電等均表示，開發(fā)3D封裝技術(shù)的主要目標(biāo)，并非要與專業(yè)封測代工廠(OSAT)競爭，但是這一趨勢必然會對原有產(chǎn)業(yè)格局造成影響。高通公司資深副總裁陳若文就表示，硅片級系統(tǒng)封裝(WLP)和3D系統(tǒng)集成的趨勢，強化了產(chǎn)業(yè)鏈上下游之間的內(nèi)在聯(lián)系，要求各個環(huán)節(jié)不再是割裂地單獨進行生產(chǎn)加工，而是要求從系統(tǒng)設(shè)計、產(chǎn)品設(shè)計、前段工藝技術(shù)和封測各個環(huán)節(jié)開展更加緊密的合作。
由于3D封裝需要把不同工藝技術(shù)的裸片封裝在一個硅片級的系統(tǒng)里，這就產(chǎn)生了在硅片級進行芯片之間互聯(lián)的需要，從而產(chǎn)生了凸塊(Bumping)、再布線(RDL)、硅通孔(TSV)等中段工藝。
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針對2.5D封裝，三星推出了可與臺積電CoWoS封裝制程相抗衡的I-Cube封裝制程，在2018年三星晶圓代工論壇日本會議上，三星公布了其封測領(lǐng)域的路線圖，就2.5D/3D封裝上來說，三星已經(jīng)可以提供I-Cube 2.5D封裝，明年則會推出3D SiP系統(tǒng)級封裝，其中I-Cube封裝已經(jīng)可以實現(xiàn)4路HBM 2顯存堆棧。
而一直以來，三星與臺積電共同分享蘋果訂單，但臺積電推出的晶圓級扇出封裝技術(shù)讓其獨享蘋果訂單，這就讓三星對3D封裝有了更多的興趣，于是他們推出了可與臺積電晶圓級扇出型封裝（InFO）抗衡的FOPLP-PoP封裝，其目標(biāo)2019年前為新制程建立量產(chǎn)系統(tǒng)，藉此贏回蘋果供應(yīng)訂單。
雖然，三星一直在臺積電后面不斷追趕，看似追的很吃力，但根據(jù)其在2018年三星晶圓代工論壇日本會議上，有高管表示2018年晚些時候三星會推出7nm FinFET EUV工藝，而8nm LPU工藝也會開始風(fēng)險試產(chǎn)，2019年則會推出5/4nm FinFET EUV工藝，同時開始18nm FD-SOI工藝的風(fēng)險試產(chǎn)。2020年三星則會推出3nm EUV工藝。
而從市場上看，鉅亨網(wǎng)消息顯示，三星晶圓代工已宣布打造名為 SAFE的完整生態(tài)圈，在合作伙伴上，三星晶圓代工并已選擇智原為重要 IC 設(shè)計服務(wù)合作伙伴，除數(shù)款 10 納米芯片將在今年底前完成設(shè)計定案（tape-out），明年還將進階至 7 納米及 8 納米等先進制程世代。智原也將配合三星晶圓代工的先進封裝制程，針對 FOPLP-PoP 及 I-Cube 等 2.5D/3D 封裝制程，及明年將推出的 3D SiP 封裝制程等，提供相對應(yīng)方案，并爭取人工智能 (AI)、高效能運算 (HPC) 等 ASIC 委托設(shè)計及量產(chǎn)訂單。
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另外，三星還表示，2019年，單芯片封裝技術(shù)3D SiP將準備就緒。
新封裝、新材料、新架構(gòu)驅(qū)動后摩爾時代集成電路發(fā)展
1.新封裝領(lǐng)域，3D 封裝、SiP（System In a Package，系統(tǒng)級封裝）已實現(xiàn)規(guī)模商用，以 SiP等先進封裝為基礎(chǔ)的 Chiplet 模式未來市場規(guī)模有望快速增長，目前臺積電、AMD、Intel 等廠商已紛紛推出基于 Chiplet 的解決方案。
2.新材料領(lǐng)域，隨著 5G、新能源汽車等產(chǎn)業(yè)的發(fā)展，硅難以滿足對高頻、高功率、高壓的需求以 GaAs、GaN、SiC 為代表的第二代和第三代半導(dǎo)體迎來發(fā)展契機。
3.新架構(gòu)領(lǐng)域，以 RISC-V 為代表的開放指令集將取代傳統(tǒng)芯片設(shè)計模式，更高效應(yīng)對快速迭代、定制化與碎片化的芯片需求。為應(yīng)對大數(shù)據(jù)、人工智能等高算力的應(yīng)用要求，AI NPU 興起。存內(nèi)計算架構(gòu)將數(shù)據(jù)存儲單元和計算單元融合為一體，能顯著減少數(shù)據(jù)搬運，極大地提高計算并行度和能效。長期來看，量子、光子、類腦計算也有望取得突破。
新封裝：提高效率、降低成本，先進封裝前景廣闊
隨著節(jié)點縮小，工藝變得越來越復(fù)雜且昂貴，在經(jīng)典平面縮放耗盡了現(xiàn)有技術(shù)資源、應(yīng)用又要求集成更加靈活和多樣化的今天，若在芯片中還想“塞進更多元件”，就必須擴展到立體三維，從異構(gòu)集成(HI)中找出路。
SiP 優(yōu)勢顯著，是超越摩爾定律的必然選擇路徑。受限于摩爾定律的極限，單位面積可集成的元件數(shù)量越來越接近物理極限。而 SiP 封裝技術(shù)能實現(xiàn)更高的集成度，組合的系統(tǒng)具有更優(yōu)的性能，是超越摩爾定律的必然選擇路徑。相比 SOC：
（1）SiP 技術(shù)集成度更高，但研發(fā)周期反而更短。SiP技術(shù)能減少芯片的重復(fù)封裝，降低布局與排線難度，縮短研發(fā)周期。采用芯片堆疊的 3D SiP 封裝，能降低 PCB 板的使用量，節(jié)省內(nèi)部空間。例如：iPhone7 PLUS 中采用了約 15 處不同類型的 SiP工藝，為手機內(nèi)部節(jié)省空間。
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各類微系統(tǒng)中的傳感器背后還有系統(tǒng)單芯片(SoC)，在HPC趨勢下要求的功能越來越高、越來越多，業(yè)界更會思考要怎樣把不同芯片放在同一系統(tǒng)上，如何把不同功能的不同芯片封裝的更短小，這些設(shè)計都可用委托OSAT大廠以SiP封裝來解決，令獨特性、差異化提升。
事實上，舉凡臺積電、英特爾提出的新款3D封裝，強調(diào)的都是邏輯芯片集成存儲器等SiP的異質(zhì)集成特色，這也意味著國際大廠追求的不再是逼近摩爾定律極限的制程微縮，而是異質(zhì)集成。而各類SiP封裝需求的竄出，業(yè)界思考是否有機會進一步放大產(chǎn)量、降低成本外，SiP也同樣會出現(xiàn)更多來自于半導(dǎo)體測試的挑戰(zhàn)。
由于先進制程與高階芯片的復(fù)雜性與成本不可同日而語，最前段的晶圓測試(CP)必須更為精準，關(guān)鍵在于晶圓測試探針卡(Probe Card)的設(shè)計，而最后段的系統(tǒng)級測試，則使得測試業(yè)者必須進一步把原本EMS系統(tǒng)代工廠行之已久的測試模式移到半導(dǎo)體領(lǐng)域，這也將橫跨IC、自動化設(shè)備、SLT等不同領(lǐng)域。
5G、AIoT等應(yīng)用，因應(yīng)異質(zhì)集成需求的SiP封裝模塊勢必有更大量能需求，進入大批量測試時，封測業(yè)者不僅藉由系統(tǒng)級測試得知SiP模塊堪用與否，更希望能夠找出異質(zhì)集成的元件中，哪里一部分出現(xiàn)問題。
隨著5G芯片的復(fù)雜度以及半導(dǎo)體制造先進制程成本增加，測試端的重要性自然也不可同日而語。能夠熟悉自動化測試設(shè)備(ATE)、SLT、IC等能夠跨領(lǐng)域溝通的人才，目前亦相對缺乏。OSAT廠與測試設(shè)備廠的角色，事實上也更往類似于EMS廠的方向靠攏，未來如何在SiP時代建立起有效率的SLT產(chǎn)業(yè)鏈，也將是重要課題。
來源：DIGITIMES
作者 何致中
展開 盤點2020三維封裝技術(shù)創(chuàng)新發(fā)展！
英特爾Foveros技術(shù)以3D堆棧的SiP封裝來進行異質(zhì)芯片整合，也說明了SiP將成為后摩爾定律時代重要的解決方案，芯片不再強調(diào)制程微縮，而是將不同制程芯片整合為一顆SiP模塊。
例如可以在CPU之上堆疊各類小型的IO控制芯片，從而制造出兼?zhèn)溆嬎闩cIO功能的產(chǎn)品；也可以將芯片組與各種Type-C、藍牙、WiFi等控制芯片堆疊在一起，制造出超高整合度的控制芯片。
據(jù)悉，英特爾從2019年下半年開始推出一系列采用Foveros技術(shù)的產(chǎn)品。首款Foveros產(chǎn)品將整合高性能10nm計算堆疊“芯片組合”和低功耗22FFL基礎(chǔ)晶片。它將在小巧的產(chǎn)品形態(tài)中實現(xiàn)世界一流的性能與功耗效率。
1.3.3 英特爾2D/3D技術(shù)融合Co-EMIB
EMIB封裝和Foveros 3D封裝技術(shù)利用高密度的互連技術(shù)，讓芯片在水平和垂直方向上獲得延展，實現(xiàn)高帶寬、低功耗，并實現(xiàn)相當(dāng)有競爭力的 I/O 密度。
2019年公司發(fā)布了Co-EMIB技術(shù)，這是在2D EMIB技術(shù)的升級版，能夠?qū)蓚€或多個 Foveros元件互連，實現(xiàn)更高的計算性能和數(shù)據(jù)交換能力，還能夠以非常高的帶寬和非常低的功耗連接模擬器、內(nèi)存和其他模塊，基本達到單晶片性能。
半導(dǎo)體產(chǎn)業(yè)界都在不斷的去推動先進多芯片封裝架構(gòu)的發(fā)展，更好的滿足高帶寬、低功耗的需求。前面介紹的EMIB、Foveros、Co-EMIB等先進封裝技術(shù)僅僅只是物理層面的，除此之外，IO接口技術(shù)和互連技術(shù)也是實現(xiàn)多芯片異構(gòu)封裝的關(guān)鍵因素。
英特爾表示，公司互連技術(shù)的研發(fā)主要體現(xiàn)正在三個方向：用于堆疊裸片的高密度垂直互連、實現(xiàn)大面積拼接的全橫向互連、帶來高性能的全方位互連。希望可以實現(xiàn)更高帶寬和低延遲。
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3D芯片堆疊結(jié)構(gòu)示意圖
總體上看，3D堆疊技術(shù)在集成度、性能、功耗等方面更具優(yōu)勢，同時設(shè)計自由度更高，開發(fā)時間更短，是各封裝技術(shù)中最具發(fā)展前景的一種。當(dāng)前，隨著高效能運算、人工智能等應(yīng)用興起，加上用于提供多個晶圓垂直通信的TSV技術(shù)愈來愈成熟，可以看到越來越多的CPU、GPU和存儲器開始采用3D堆疊技術(shù)。
在傳統(tǒng)的SiP封裝系統(tǒng)中，任何芯片堆棧都可以稱為3D，因為在Z軸上功能和信號都有擴展，無論堆棧位于IC內(nèi)部還是外部。目前，3D芯片技術(shù)的類別如下：
1
// 基于芯片堆疊的3D技術(shù)
3D IC的初始形式仍廣泛用于SiP領(lǐng)域。具有相同功能的裸芯片從下到上堆疊以形成3D堆疊，然后通過兩側(cè)的接合線進行連接，最后以系統(tǒng)級封裝（System-in-Package，SiP）的形式連接。堆疊方法可以是金字塔形，懸臂式，并排堆疊和其他方法。
另一種常見的方式是將一顆倒裝焊（flip-chip）裸芯片安裝在SiP基板上，另外一顆裸芯片以鍵合的方式安裝在其上方，如下圖所示，這種3D解決方案在手機中比較常用。
展開 SIP封裝工藝流程
系統(tǒng)級封裝（SIP）技術(shù)從20世紀90年代初提出到現(xiàn)在，經(jīng)過十幾年的發(fā)展，已經(jīng)能被學(xué)術(shù)界和工業(yè)界廣泛接受，成為電子技術(shù)研究新熱點和技術(shù)應(yīng)用的主要方向之一，并認為他代表了今后電子技術(shù)發(fā)展的方向之一。
三、SIP封裝類型
從目前業(yè)界SIP的設(shè)計類型和結(jié)構(gòu)區(qū)分，SIP可分為三類。
3.1 2D SIP
此類封裝是在同一個封裝基板上將芯片一個挨一個的排列以二維的模式封裝在一個封裝體內(nèi)。
3.2 堆疊SIP
此類封裝是在一個封裝中采用物理的方法將兩個或多個芯片堆疊整合起來進行封裝。
3.3 3D SIP
此類封裝是在2D封裝的基礎(chǔ)上，把多個羅芯片、封裝芯片、多芯片甚至圓片進行疊層互聯(lián)，構(gòu)成立體封裝，這種結(jié)構(gòu)也稱作疊層型3D封裝。
展開 Si3P 之 integration
封裝內(nèi)的3D集成
可以毫不夸張地說，在封裝內(nèi)部進行3D集成，天然就具有優(yōu)勢，就其3D集成的類型可以分為多種。
基于芯片堆疊式的3D技術(shù)
基于芯片堆疊式的3D技術(shù)，目前仍廣泛應(yīng)用于封裝集成領(lǐng)域，是將功能相同的裸芯片從下至上堆在一起，形成3D堆疊，再由兩側(cè)的鍵合線連接，最后以系統(tǒng)級封裝 SiP（System-in-Package）的外觀呈現(xiàn)。
堆疊的方式可為金字塔形、懸臂形、并排堆疊等多種方式，參看下圖。
基于芯片堆疊的3D集成技術(shù)
另一種常見的方式是將一顆倒裝焊（flip-chip）裸芯片安裝在SiP基板上，另外一顆裸芯片以鍵合的方式安裝在其上方，如下圖所示，這種3D解決方案在手機中比較常用。
基于無源TSV的3D技術(shù)
在基板與裸芯片之間放置一個中介層（interposer）硅基板，中介層具備硅通孔（TSV），通過TSV連接硅基板上方與下方表面的金屬層。有人將這種技術(shù)稱為2.5D，因為作為中介層的硅基板是無源被動元件，TSV硅通孔并沒有打在芯片本身上。如下圖所示：
基于有源TSV的3D技術(shù)
在這種3D集成技術(shù)中，至少有一顆裸芯片與另一顆裸芯片疊放在一起，下方的那顆裸芯片是采用TSV技術(shù)，通過TSV讓上方的裸芯片與下方裸芯片、SiP基板通訊。如下圖所示：
下圖顯示了無源TSV和有源TSV分別對應(yīng)的2.5D和3D集成技術(shù)。
基于TSV的兩種3D集成技術(shù)比較
以上的技術(shù)都是指在芯片工藝制作完成后，再進行堆疊形成3D集成，這些手段基本都是在封裝階段進行，我們可以稱之為封裝內(nèi)的3D集成、3D封裝或者3D SiP技術(shù)。
展開 三星如何晉升為晶圓代工二哥？
三星FOPLP最初是用來生產(chǎn)電源管理芯片，但進入2018年之后，已開始導(dǎo)入量產(chǎn)穿戴式裝置的AP芯片，供自家穿戴式裝置新品Galaxy Watch使用，預(yù)計2019年全面跨入異質(zhì)集成、晶圓堆疊的3D SiP系統(tǒng)級封裝。
不過，F(xiàn)OPLP仍面臨不小的挑戰(zhàn)，以目前FOPLP剛起步的狀況來看，經(jīng)濟規(guī)模將是技術(shù)普及的最大挑戰(zhàn)，在初期良率還不夠好的狀態(tài)下，F(xiàn)OPLP產(chǎn)能要達到理想的成本優(yōu)勢，短期內(nèi)恐不易達成。
另外，F(xiàn)OPLP精細度要提升不容易，這也是三星先切入相對低階的穿戴式裝置AP，目前尚無法取得高階智能型手機等級的客戶訂單，面對未來高效運算需求，包括AP、人工智能芯片、GPU、ASIC或FPGA等高階芯片，恐無法使用現(xiàn)行的FOPLP設(shè)備量產(chǎn)，況且FOPLP同樣有翹曲(warpage)等問題待解決。
FOPLP制程設(shè)備投資風(fēng)險大，也是一大挑戰(zhàn)，由于FOPLP無法沿用已有面板或晶圓制造設(shè)備，多數(shù)業(yè)者必須以新制程制作設(shè)備，機臺的成本相當(dāng)高，若是用量不夠大，將無法支撐成本，投資回收將有相當(dāng)難度。
降價20%搶單臺積電
有報道稱，三星為了跟臺積電搶單，已將代工價格下降了20%，以吸引高通、蘋果、NVIDIA及其他ASIC廠商的訂單，但考慮到其中的風(fēng)險，這些廠商暫時還沒有回應(yīng)。原因可能在于7nm極紫外光刻工藝的質(zhì)量和合格率風(fēng)險，臺積電就遇到了這樣的麻煩。臺積電可能要在生產(chǎn)5nm工藝芯片時才會全面整合EUV光刻工藝。
展開 
干貨 | SIP封裝工藝流程
從產(chǎn)品上分，SOC應(yīng)主要用于周期直角廠的高性能產(chǎn)品，而SIP主要應(yīng)用于周期短的消費類產(chǎn)品。SIP是使用成熟的組裝和互連技術(shù)，把各種集成電路如CMOS電路、GaAs電路、SiGe電路或者光電子器件、MEMS器件以及各類無源器件元件如電容、電感等集成到一個封裝體內(nèi)，實現(xiàn)整機系統(tǒng)的功能。主要優(yōu)點包括：
-采用現(xiàn)有商用元器件，制造成本較低；
-產(chǎn)品進入市場的周期短；
-無論設(shè)計和工藝，有較大的靈活性；
-把不同類型的電路和元件集成在一起，相對容易實現(xiàn)。
系統(tǒng)級封裝（SIP）技術(shù)從20世紀90年代初提出到現(xiàn)在，經(jīng)過十幾年的發(fā)展，已經(jīng)能被學(xué)術(shù)界和工業(yè)界廣泛接受，成為電子技術(shù)研究新熱點和技術(shù)應(yīng)用的主要方向之一，并認為他代表了今后電子技術(shù)發(fā)展的方向之一。
三、SIP封裝類型：
從目前業(yè)界SIP的設(shè)計類型和結(jié)構(gòu)區(qū)分，SIP可分為三類。
3.1 2D SIP
此類封裝是在同一個封裝基板上將芯片一個挨一個的排列以二維的模式封裝在一個封裝體內(nèi)。
3.2 堆疊SIP
此類封裝是在一個封裝中采用物理的方法將兩個或多個芯片堆疊整合起來進行封裝。
3.3 3D SIP
此類封裝是在2D封裝的基礎(chǔ)上，把多個羅芯片、封裝芯片、多芯片甚至圓片進行疊層互聯(lián)，構(gòu)成立體封裝，這種結(jié)構(gòu)也稱作疊層型3D封裝。
四、SIP封裝的制程工藝：
SIP封裝制程按照芯片與基板的連接方式可分為引線鍵合封裝和倒裝焊兩種。
4.1引線鍵合封裝工藝
圓片→圓片減薄→圓片切割→芯片粘結(jié)→引線鍵合→等離子清洗→液態(tài)密封劑灌封→裝配焊料球→回流焊→表面打標(biāo)→分離→最終檢查→測試→包裝。
展開 異構(gòu)計算，要全面爆發(fā)了？
而系統(tǒng)級封裝(System inPackage, SiP)能實現(xiàn)高度集成的微型化系統(tǒng)，整合各種感測器與多樣功能的芯片(例如MCU、存儲器)等在終端產(chǎn)品之微小空間中，是未來穿戴裝置主流封裝技術(shù)。因此，各家封裝廠也在SiP封裝上大力布局。
首先是在SiP封裝布局已有10年之久的日月光、拿下了蘋果的訂單后，日月光今年將進入收割元年，而且日月光今年將SiP列為營收中的單獨要項。法人表示，日月光SiP目前應(yīng)用以Wi-Fi整合芯片及指紋辨識芯片為主，產(chǎn)能利用率達滿載。預(yù)估2022年SiP營收占日月光整體營收比重將達20%以上。
安靠（Amkor）基于襯底的SiP技術(shù)在其韓國ATK4光州的最大批量制造工廠應(yīng)用。去年11月底，據(jù)報道，Amkor計劃在越南Bac Ninh建立最先進的智能工廠，新工廠的第一階段將專注于系統(tǒng)級封裝 (SiP) 組裝和測試解決方案。據(jù)Amkor透露，一期建設(shè)預(yù)計將于 2022 年開始，根據(jù)預(yù)計的客戶產(chǎn)品周期，預(yù)計將于 2023 年下半年開始大批量生產(chǎn)。
大陸的封裝企業(yè)，尤其是中國封測三強（長電、通富、華天）近幾年通過自主研發(fā)和兼并收購，正在快速積累先進封裝技術(shù)。例如長電科技旗下長電韓國積極布局高階SiP封裝業(yè)務(wù)，切入手機和穿戴式裝置等終端產(chǎn)品；2016年收購了AMD兩家專門從事封裝及測試業(yè)務(wù)子公司的通富微電，也在做SiP的產(chǎn)品，而且公司2021年上半年2.5D/3D封裝產(chǎn)品技術(shù)已完成立項。
上述這些封裝企業(yè)主要是針對年產(chǎn)量在10KK左右的SiP封裝需求，但除此之外，還有一些專注于細分領(lǐng)域（如工業(yè)和醫(yī)療等）的異質(zhì)集成SiP封裝廠商，如摩爾精英等，他們主要是解決市場上多樣化、小批量的產(chǎn)品設(shè)計生產(chǎn)需求。
展開 一文看懂封裝基板
此外，采用3D技術(shù)在降低功耗的同時，可以使3D器件以更高的頻率運行，而3D器件的寄生效應(yīng)、尺寸和噪聲的降低可實現(xiàn)更高的每秒轉(zhuǎn)換速率，從而提高整體系統(tǒng)性能。
3D集成技術(shù)作為2010年以來得到重點關(guān)注和廣泛應(yīng)用的封裝技術(shù)，通過用3D設(shè)備取代單芯片封裝，可以實現(xiàn)相當(dāng)大的尺寸和重量降低。這些減少量的大小部分取決于垂直互連密度和可獲取性（accessibility）和熱特性等。據(jù)報道，與傳統(tǒng)封裝相比，使用3D技術(shù)可以實現(xiàn)40～50倍的尺寸和重量減少。
舉例來說，德州儀器（TI）的3D裸片封裝與離散和平面封裝（MCM）之間的體積和重量相比，可以減少5～6倍的體積，并且在分立封裝技術(shù)上可以減少10～20倍。此外，與MCM技術(shù)相比，重量減少2～13倍，與分立元件相比，重量減少3～19倍。此外，封裝技術(shù)中的一個主要問題是芯片占用面積，即芯片占用的印刷電路板（PCB）的面積。在采用MCM的情況下，芯片占用面積減少20%～90%，這主要是因為裸片的使用。
系統(tǒng)級封裝SiP技術(shù)
SiP是半導(dǎo)體封裝領(lǐng)域的最高端的一種新型封裝技術(shù)，將一個或多個IC芯片及被動元件整合在一個封裝中，綜合了現(xiàn)有的芯核資源和半導(dǎo)體生產(chǎn)工藝的優(yōu)勢。SiP是為整機系統(tǒng)小型化的需要，提高半導(dǎo)體功能和密度而發(fā)展起來的。SIP使用成熟的組裝和互連技術(shù)，把各種集成電路如CMOS電路、GaAs電路、SiGe電路或者光電子器件、MEMS器件以及各類無源元件如電阻、電容、電感等集成到一個封裝體內(nèi)。
自從1960年代以來，集成電路的封裝形式經(jīng)歷了從雙列直插、四周扁平封裝、焊球陣列封裝和圓片級封裝、芯片尺寸封裝等階段。
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