3D堆疊技術(shù)的案例
摩爾定律如何繼續(xù)延續(xù)：3D堆疊技術(shù)或許是答案
也就是說，研究重點(diǎn)都放在如何實(shí)現(xiàn)單位面積上元器件數(shù)量的增加以及微觀精度的改進(jìn)，而3D堆疊的概念是把一塊芯片從二維展開至三維，那接下來我們就來了解一下什么叫做3D堆疊。
大家都知道CPU是一個超大規(guī)模的集成電路板，指甲蓋兒大小的芯片上安置著數(shù)以億計的晶體管，
再也留不出任何空白的地方，那為何不再疊加一張紙放在它的上面呢？
3D堆疊由此產(chǎn)生。
3D堆疊技術(shù)是利用堆疊技術(shù)或通過互連和其他微加工技術(shù)在芯片或結(jié)構(gòu)的Z軸方向上形成三維集成，信號連接以及晶圓級，芯片級和硅蓋封裝具有不同的功能。針對包裝和可靠性技術(shù)的三維堆疊處理技術(shù)。該技術(shù)用于微系統(tǒng)集成，是在片上系統(tǒng)（SOC）和多芯片模塊（MCM）之后開發(fā)的先進(jìn)的系統(tǒng)級封裝制造技術(shù)。
所謂的3D堆疊技術(shù)其實(shí)很好理解，就是在原本的封裝體里面，封裝進(jìn)兩個以上不同功能的芯片，一般都是在不改變原本的封裝體積大小，而在垂直方向進(jìn)行的芯片疊放，這種技術(shù)所帶來的特點(diǎn)就是改變了原有的在單位面積上不斷增加晶體管的方式，而是在垂直方向上進(jìn)行芯片疊放，自然也會實(shí)現(xiàn)芯片的功能多樣化。
3D芯片堆疊結(jié)構(gòu)示意圖
總體上看，3D堆疊技術(shù)在集成度、性能、功耗等方面更具優(yōu)勢，同時設(shè)計自由度更高，開發(fā)時間更短，是各封裝技術(shù)中最具發(fā)展前景的一種。當(dāng)前，隨著高效能運(yùn)算、人工智能等應(yīng)用興起，加上用于提供多個晶圓垂直通信的TSV技術(shù)愈來愈成熟，可以看到越來越多的CPU、GPU和存儲器開始采用3D堆疊技術(shù)。
在傳統(tǒng)的SiP封裝系統(tǒng)中，任何芯片堆棧都可以稱為3D，因為在Z軸上功能和信號都有擴(kuò)展，無論堆棧位于IC內(nèi)部還是外部。
展開 Intel的3D堆疊能否為摩爾定律續(xù)命？
More than Moore的高級封裝技術(shù)傳統(tǒng)方案主要有2.5D和3D兩種。2.5D技術(shù)是指將多塊芯片粒在硅載片（silicon interposer）上使用互聯(lián)線連接在一起，由于硅載片上的互聯(lián)線密度可以遠(yuǎn)高于傳統(tǒng)PCB上的互聯(lián)線密度，因此可以實(shí)現(xiàn)高性能互聯(lián)。其典型的技術(shù)即TSMC推出的CoWoS，InFO以及Intel的EMIB等技術(shù)。而傳統(tǒng)的3DIC技術(shù)則是將多塊芯片堆疊在一起，并使用TSV技術(shù)將不同的芯片做互聯(lián)。目前，3DIC主要用在內(nèi)存芯片之間的堆疊架構(gòu)和傳感器的堆疊，而2.5D技術(shù)則已經(jīng)廣泛應(yīng)用在多款高端芯片組中。另外3D和2.5D之間也不是完全對立，例如在HBM內(nèi)存中，多塊內(nèi)存之間使用3DIC集成，而內(nèi)存與主芯片之間則使用2.5D技術(shù)集成在一起。
Intel的3D堆疊技術(shù)：
More than Moore的新發(fā)展
Intel在高級封裝領(lǐng)域一直處于領(lǐng)先地位，之前的EMIB技術(shù)就有其獨(dú)到的優(yōu)勢，而這次Intel發(fā)布的Foveros架構(gòu)則是3DIC方面一個長足的進(jìn)步。
Foveros架構(gòu)中，芯片3D堆疊在硅載片上，并通過硅載片做互聯(lián)。Foveros進(jìn)步在于其硅載片從原來的無源硅載片變成了有源硅載片。在之前的典型2.5D封裝中，硅載片上只是做互聯(lián)線供芯片之間做互聯(lián)，因此是無源硅載片。而在Foveros架構(gòu)中，硅載片是有源的，即硅載片上除了互聯(lián)線（無源）之外，還包含了有源電路 。如果說傳統(tǒng)的2.5D封裝中的硅載片只是一種載片，那么載Foveros中的有源硅載片實(shí)際上就是一塊真正的芯片了，而這次的計算和存儲芯片是堆疊在一塊真正的芯片上，因此可以說是名副其實(shí)的3DIC。
展開 華為芯片堆疊封裝技術(shù)來了
（蘋果發(fā)布會截圖）
據(jù)了解，堆疊技術(shù)也可以叫做3D堆疊技術(shù)，是利用堆疊技術(shù)或通過互連和其他微加工技術(shù)在芯片或結(jié)構(gòu)的Z軸方向上形成三維集成，信號連接以及晶圓級，芯片級和硅蓋封裝具有不同的功能，針對包裝和可靠性技術(shù)的三維堆疊處理技術(shù)。
該技術(shù)用于微系統(tǒng)集成，是在片上系統(tǒng)（SOC）和多芯片模塊（MCM）之后開發(fā)的先進(jìn)的系統(tǒng)級封裝制造技術(shù)。 在傳統(tǒng)的SiP封裝系統(tǒng)中，任何芯片堆棧都可以稱為3D，因為在Z軸上功能和信號都有擴(kuò)展，無論堆棧位于IC內(nèi)部還是外部。
目前，3D芯片技術(shù)的類別包括：基于芯片堆疊的3D技術(shù)，基于有源TSV的3D技術(shù)，基于無源TSV的3D技術(shù)，以及基于芯片制造的3D技術(shù)。
筆者注意到，去年華為就曾被曝出“雙芯疊加”專利，這種方式可以讓14nm芯片經(jīng)過優(yōu)化后比肩7nm性能。但當(dāng)時曝光的這種通過堆疊的方式與蘋果的“Ultra Fusion”架構(gòu)還是有所不同。
也許有很多人理解雙芯片堆疊是指將兩顆獨(dú)立芯片進(jìn)行物理堆疊的方式去實(shí)現(xiàn)性能突破，其實(shí)這是非常嚴(yán)重的錯誤，如果單單依靠物理堆疊，那么會有非常多的弊端無法解決，例如兼容性，穩(wěn)定性，發(fā)熱控制這些都是沒法通過物理堆疊來解決問題的，在設(shè)計思路上面就會走上歧路，得不償失也毫無意義。
雙芯疊加層級運(yùn)用于設(shè)計和生產(chǎn)初期，也就是說在設(shè)計過程中將原來的一顆芯片設(shè)計成雙層芯片然后利用自己獨(dú)特的技術(shù)，來將這兩層芯片封裝在一顆芯片中，通過同步信號方式與一些其他方法就可以激活雙層芯片共同發(fā)力，從而實(shí)現(xiàn)芯片性能突破。所以說一個物理層堆疊，一個設(shè)計之初就開始改變設(shè)計思路，這是完全不同的兩個方式。
因此，雖然同樣是指雙芯片組合成單個主芯片，但蘋果與華為可以說是兩種截然不同的方式。
展開 極速光固化3D打印Figure 4技術(shù)：高密度縱向堆疊打印解析
隨著生產(chǎn)用3D打印光聚合物材料的進(jìn)步和3D打印機(jī)整體工作流程生產(chǎn)力的提高，在3DSystems的Figure4系列3D打印機(jī)上更加高效地生產(chǎn)部件并挑戰(zhàn)傳統(tǒng)制造方法的機(jī)會已然來臨。
通過高密度部件堆疊可顯著提高構(gòu)建效率 — 利用Figure4打印機(jī)的構(gòu)建高度、高效嵌套和經(jīng)優(yōu)化的支撐結(jié)構(gòu)，實(shí)現(xiàn)更高水平的批量打印和后處理。
高密度縱向堆疊打印相較于傳統(tǒng)制造方法的優(yōu)勢
3D打印通常能夠縮短周轉(zhuǎn)時間且無需使用昂貴的模具。因此，通過采用高密度縱向堆疊打印，增材制造可用作原型制造和中小規(guī)模生產(chǎn)的絕佳工具。堆疊打印的主要推動因素包括：
● 生產(chǎn)力和效率：通過利用全構(gòu)建高度（350毫米）和堆疊打印部件，可以打印出更多部件。借助3DSystems的增材制造工作流程軟件3DSprint?，可以輕松生成堆疊，并支持最大化堆積密度、減少后處理和人工時間。
● 支撐件陣列生成：在3DSprint內(nèi)快速生成和復(fù)制整個堆疊的支撐件。開放、稀疏的支撐件網(wǎng)絡(luò)可最大限度提高批量制造過程中溶劑沖洗、空氣干燥和后固化過程的有效性。
● 夜間打印和生產(chǎn)節(jié)奏：對于不采用全天候生產(chǎn)時間的制造商來說，夜晚意味著大量的時間浪費(fèi)，而這些時間本可以用來打印部件。通過降低打印頻率但提高產(chǎn)量，可以更高效地計劃打印，提高一天的吞吐量。如果構(gòu)建時間太短，更換多臺打印機(jī)的構(gòu)建模型會讓技術(shù)人員不堪重負(fù)。
● 兼容自動化：提高整個工作流程效率的另一個方法是采用自動化。由于所采用的精確接觸支柱式支撐結(jié)構(gòu)允許快速拆除支撐結(jié)構(gòu)，因此可以采用自動化方式清潔、干燥和固化堆疊部件，而無需人工參與。可采用多個清潔站來清潔部件。
展開 
Moldex3D模流分析之如何在Studio手動堆疊網(wǎng)格
若有需要可使用 導(dǎo)引線(Guide Curve) 或 漸變(Biasing)，但本文之撒點(diǎn)皆不設(shè)置漸變(=None)及額外的導(dǎo)引線
-Region 2:
先使用 Tool工具欄 的 平面線建面(Planar Surface) 功能生成一曲面，再利用撒點(diǎn)、建立面上網(wǎng)格、合并建立側(cè)邊的表面網(wǎng)格，并使用 3D旋轉(zhuǎn) (3D Rotate) 功能將表面網(wǎng)格復(fù)制到特征線交界處，如圖所示。
準(zhǔn)備好表面網(wǎng)格后，使用 旋轉(zhuǎn)建立(Create by Revolve)、兩個面建立(Create by 2 Faces) 的功能建立 Region 2 的實(shí)體網(wǎng)格。
完成 Region 1 與 Region 2 的實(shí)體網(wǎng)格后，可透過 檢查接觸邊界(Check Contact Boundary) 來確定接觸面的網(wǎng)格是否有 交錯(intersection)，如下圖便檢測出 Region 1 與 2 間存在不匹配，這時則可用 對齊節(jié)點(diǎn)(Align Nodes) 的功能，將不同區(qū)塊的實(shí)體網(wǎng)格間節(jié)點(diǎn)對上。接著，將實(shí)體網(wǎng)格的屬性設(shè)為 塑件(Part)，并使用Tool工具欄的 鏡射(Mirror)，由 1/4 網(wǎng)格生成其他 3/4 再合并成一完整鏡片的實(shí)體網(wǎng)格，如下圖所示。
注: 合并實(shí)體網(wǎng)格要有定義網(wǎng)格屬性，若無定義則會跳出警告窗口提醒用戶。
?步驟3. 生成澆口網(wǎng)格
取出與進(jìn)澆面接觸的表面元素(使用 Extract Mesh 與 Extract Element)，再使用 掃掠建立(Create by Sweep) 的功能 (兩個模式皆可)，沿著幾何邊生成澆口網(wǎng)格。
展開 臺積電強(qiáng)推新堆疊技術(shù)，讓同體積芯片性能增加兩倍
近期，臺積電（TSMC）開始多次提到它的一個新技術(shù)－「系統(tǒng)整合單芯片（System-on-Integrated-Chips；SoIC）」，而在今天的法說會上，更具體的提出量產(chǎn)的時間，預(yù)計在2021年，臺積電的SoIC技術(shù)就將進(jìn)行量產(chǎn)。
究竟什么是SoIC？根據(jù)臺積電在之前的技術(shù)論壇上的說明，所謂SoIC是一種創(chuàng)新的多芯片堆疊技術(shù)，能對10納米以下的制程進(jìn)行晶圓級的接合技術(shù)。該技術(shù)沒有突起的鍵合結(jié)構(gòu)，因此有更佳運(yùn)作的性能。
所以從描述上來看，它就是一種晶圓對晶圓（Wafer-on-wafer）的接合（bonding）技術(shù)，目前臺積電也正在EDA工具商就此進(jìn)行合作，推出此制程技術(shù)的設(shè)計與驗證工具。
更具體的說，它可能是一種3D IC制程的技術(shù)，也就是臺積電可能已具備直接位客戶生產(chǎn)3D IC的能力。此技術(shù)不僅可以持續(xù)維持摩爾定律，也可望進(jìn)一步突破單一芯片運(yùn)行效能。
該技術(shù)的發(fā)展關(guān)鍵就在于達(dá)到?jīng)]有凸起的接合結(jié)構(gòu)，因此它非常可能是采用硅導(dǎo)孔(Through-silicon Vias；TSV)技術(shù)，直接透過極微小的孔隙來溝通多層的芯片。
但令人更驚艷的是，臺積電的SoIC技術(shù)能使用在10納米以下的制程，這意味著未來的芯片能在接近相同的體積里，增加雙倍以上的性能。因此連臺積電自己都非常看好這項制程技術(shù)。
臺積電進(jìn)攻封裝，威脅OSAT？
臺積電因應(yīng)蘋果新世代處理器制程推動至7納米，決定同步擴(kuò)大后段扇出型封裝（InFO）產(chǎn)能，并且從龍?zhí)堆由熘林锌疲a(chǎn)能將再擴(kuò)增一倍，恐對后段封測廠日月光、硅品營運(yùn)相對不利。
展開 首爾偉傲世｜垂直堆疊式Micro LED技術(shù)，可制造100-200吋4K顯示屏
根據(jù)外媒Businesswire報道，據(jù)介紹，首爾偉傲世開發(fā)的這種垂直堆疊式Micro-LED具有獨(dú)特的創(chuàng)新設(shè)計，其中發(fā)紅光、綠和藍(lán)光的三個芯片垂直排列，這和普通的水平排列方式完全不同。與傳統(tǒng)Micro-LED的主要區(qū)別在于，這種方式制作的Micro-LED所發(fā)出三色的光可以更好地混合在一起，變成一個獨(dú)立的像素。
首爾偉傲世生產(chǎn)的這種垂直堆疊式Micro-LED產(chǎn)品，可顯示特別清晰的圖像，尤其是其黑色畫面的表現(xiàn)。另外，使用這種垂直堆疊結(jié)構(gòu)的Micro-LED，觀看者可以欣賞到任何方向都不會失真的清晰畫面。
該公司將在德國的IFA2022展會上展示這項面向未來的垂直堆疊式Micro-LED創(chuàng)新技術(shù)，目前該方案可用于可制造100至200英寸的4K顯示屏。屆時，該公司的展位上，還將提供一個供參觀者體驗Micro-LED顯示技術(shù)的空間，里面會展示兩款Micro-LED顯示屏，包括一個54英寸高分辨率0.625毫米間距(P0.625)的顯示屏和一個81.5 英寸0.9375毫米間距(P0.9375)的顯示屏。參觀者將能夠借此欣賞到每個像素都栩栩如生的高度身臨其境的清晰圖像。
代表首爾偉傲世Micro-LED關(guān)鍵生產(chǎn)工藝的各種尚未公開亮相的樣品也將一同向公眾展出。這其中就包括芯片晶圓和其他一些使用特殊巨量轉(zhuǎn)移技術(shù)制造出的Micro-LED產(chǎn)品，通過這些樣品的展示，公司希望能夠為市場和客戶提供各種差異化的成本和質(zhì)量方案。
此外，首爾偉傲世還將展示其他一些在顯示器層面優(yōu)化Micro-LED性能的技術(shù)，例如可以同時降低摩爾紋和提升顯示器黑色畫質(zhì)的塑封（Molding）工藝，有助于提高強(qiáng)光環(huán)境中色彩鮮艷程度和畫面對比度的低反射技術(shù)，以及支持外形自由設(shè)計的柜式顯示器(Cabinet display)技術(shù)。
展開 Ansys聯(lián)合微軟推動芯片開發(fā)、仿真和云計算方面的創(chuàng)新
搭載AMD 3D V-Cache?技術(shù)的第3代AMD EPYC?處理器現(xiàn)可在Microsoft Azure HBv3虛擬機(jī)（VM）上獲得，將在2022年提供給更多Ansys Cloud客戶
主要亮點(diǎn)
Ansys Cloud現(xiàn)在將自動升級高性能計算服務(wù)器，新的服務(wù)器將搭載AMD 3D V-Cache技術(shù)的AMD EPYC 7003系列處理器
搭載AMD 3D V-Cache技術(shù)的第3代AMD EPYC處理器運(yùn)用3D堆疊技術(shù)，為高性能計算提供卓越性能
Ansys客戶將可通過Microsoft Azure HBv3虛擬機(jī)，自動在云端訪問搭載AMD 3D V-Cache技術(shù)的第3代AMD EPYC處理器。Ansys Cloud是Ansys基于Azure打造的仿真高性能計算云服務(wù)，近日將自動升級計算服務(wù)器硬件配置以提供使用當(dāng)今最新AMD芯片的能力。
全新Azure HBv3 虛擬機(jī)專為加速CAE仿真工作流程而設(shè)計，采用搭載AMD 3D V-Cache技術(shù)的第3代AMD EPYC處理器，讓高性能計算實(shí)現(xiàn)前所未有的性能提升。
展開 Ansys聯(lián)合微軟推動芯片開發(fā)、仿真和云計算方面的創(chuàng)新
搭載AMD 3D V-Cache?技術(shù)的第3代AMD EPYC?處理器現(xiàn)可在Microsoft Azure HBv3虛擬機(jī)（VM）上獲得，將在2022年提供給更多Ansys Cloud客戶
主要亮點(diǎn)
Ansys Cloud現(xiàn)在將自動升級高性能計算服務(wù)器，新的服務(wù)器將搭載AMD 3D V-Cache技術(shù)的AMD EPYC 7003系列處理器
搭載AMD 3D V-Cache技術(shù)的第3代AMD EPYC處理器運(yùn)用3D堆疊技術(shù)，為高性能計算提供卓越性能
Ansys客戶將可通過Microsoft Azure HBv3虛擬機(jī)，自動在云端訪問搭載AMD 3D V-Cache技術(shù)的第3代AMD EPYC處理器。Ansys Cloud是Ansys基于Azure打造的仿真高性能計算云服務(wù)，近日將自動升級計算服務(wù)器硬件配置以提供使用當(dāng)今最新AMD芯片的能力。
全新Azure HBv3 虛擬機(jī)專為加速CAE仿真工作流程而設(shè)計，采用搭載AMD 3D V-Cache技術(shù)的第3代AMD EPYC處理器，讓高性能計算實(shí)現(xiàn)前所未有的性能提升。在Azure開展的早期測試中發(fā)現(xiàn)對大規(guī)模計算流體動力學(xué)（CFD）仿真的速度提升高達(dá)80%，顯式有限元分析（FEA）碰撞測試的速度提升高達(dá)50%。
展開 利用3D打印和人工智能改進(jìn)核反應(yīng)堆技術(shù)
與航空工業(yè)發(fā)生的3D打印產(chǎn)業(yè)化進(jìn)展類似，3D打印正在開發(fā)中永久性地改變核能技術(shù)的過程中，3D打印和先進(jìn)的制造技術(shù)可能徹底改變核能工業(yè)，以小型堆推動能源系統(tǒng)的低碳轉(zhuǎn)型。
3D科學(xué)谷
下一代核能設(shè)備制造
20 年來，美國和西歐只建造了一座核電站，各國要么完全淘汰該技術(shù)，要么委托項目正在經(jīng)歷成本上升的挑戰(zhàn)。此外，從大規(guī)模基礎(chǔ)電力向間歇性可再生能源的轉(zhuǎn)變正在引發(fā)對未來核電相關(guān)性的質(zhì)疑。
橡樹嶺國家實(shí)驗室正在進(jìn)行的一項名為“轉(zhuǎn)型挑戰(zhàn)反應(yīng)堆計劃”的研究項目旨在改變這一令人沮喪的事實(shí)。ORNL正在與材料、計算和制造科學(xué)以及 3D 打印、人工智能和大數(shù)據(jù)合作，以推進(jìn)反應(yīng)堆堆芯設(shè)計。
▲ 3D打印在核能發(fā)電方面的應(yīng)用
? 3D科學(xué)谷白皮書
橡樹嶺國家實(shí)驗室的轉(zhuǎn)型挑戰(zhàn)反應(yīng)堆計劃希望通過部署 3D 打印和人工智能來設(shè)計和生產(chǎn)反應(yīng)堆核心技術(shù)，將核能帶入 21 世紀(jì)。通過技術(shù)進(jìn)步和最好的新材料來提供更好、更安全的核能系統(tǒng)，并且可以更快地部署。
這其中最令人擔(dān)憂的是核電的成本是如何飆升的，例如，英國的欣克利角 C 核電站預(yù)計耗資 220 億英鎊。
為了解決成本問題，橡樹嶺的研究人員正在改進(jìn)他們的 3D 打印氣體管道到反應(yīng)堆堆芯的設(shè)計，使用計劃中開發(fā)的 3D 打印方法，可以使用碳化硅進(jìn)行打印，碳化硅是一種耐火材料，具有高溫和抗輻射性。
3D 打印使的開發(fā)人員能夠使用一些高性能材料實(shí)現(xiàn)高度復(fù)雜的設(shè)計，例如用于冷卻通道的設(shè)計，這在以前是不可能的。還可以使用新的材料，例如，使用碳化硅等材料，這樣可以顯著提高核心的性能和安全性。
數(shù)字制造與人工智能
此外，3D 打印有助于小體積和“混合”結(jié)構(gòu)的構(gòu)建。
展開 后摩爾定律時代的芯片新選擇！
但EMIB也像是對英特爾本月早些時候宣布的一款產(chǎn)品進(jìn)行的一次試水，該產(chǎn)品預(yù)計明年上市：它是一款10納米CPU，帶有集成3D堆疊的chiplet設(shè)計。與EMIB和Infinity Fabric一樣，3D堆疊也是一種chiplet設(shè)計工具。但是，Infinity Fabric和EMIB只是讓傳統(tǒng)CPU部件更快地相互通信的方法，而3D堆疊增加了另一個維度。
使用3D堆疊的CPU布局示例。（圖片：英特爾）
通常芯片被放置在一個水平面上，這樣芯片的每個部分都可以與散熱器接觸，保持涼爽。3D堆疊，如果可以正確處理散熱，則可以把CPU構(gòu)建得更高而非更大。有點(diǎn)像高層建筑vs牧場式住宅。
英特爾對3D堆疊技術(shù)非常感興趣，它認(rèn)為3D堆疊技術(shù)比Infinity Fabric或EMIB更能避開摩爾定律。據(jù)英特爾工藝與產(chǎn)品集成總監(jiān)Ramune Nagisetty稱，這是摩爾定律的“進(jìn)化”。她在幾周前的談話中澄清了一些事情：
“如果你花時間去挖掘戈登·摩爾寫的那篇論文，你就會明白這一點(diǎn)。這真的很有趣，因為在那篇論文中的一段，他實(shí)際上預(yù)示了封裝集成的使用。他沒有使用我們今天使用的語言，但他確實(shí)說過，建立一個由小功能組成的大系統(tǒng)是更加經(jīng)濟(jì)的，這些小功能是分開封裝并相互連接的。”
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Ansys聯(lián)合微軟推動芯片開發(fā)、仿真和云計算方面的創(chuàng)新
搭載AMD 3D V-Cache?技術(shù)的第3代AMD EPYC?處理器現(xiàn)可在Microsoft Azure HBv3虛擬機(jī)（VM）上獲得，將在2022年提供給更多Ansys Cloud客戶
主要亮點(diǎn)
Ansys Cloud現(xiàn)在將自動升級高性能計算服務(wù)器，新的服務(wù)器將搭載AMD 3D V-Cache技術(shù)的AMD EPYC 7003系列處理器
搭載AMD 3D V-Cache技術(shù)的第3代AMD EPYC處理器運(yùn)用3D堆疊技術(shù)，為高性能計算提供卓越性能
Ansys客戶將可通過Microsoft Azure HBv3虛擬機(jī)，自動在云端訪問搭載AMD 3D V-Cache技術(shù)的第3代AMD EPYC處理器。Ansys Cloud是Ansys基于Azure打造的仿真高性能計算云服務(wù)，近日將自動升級計算服務(wù)器硬件配置以提供使用當(dāng)今最新AMD芯片的能力。
全新Azure HBv3 虛擬機(jī)專為加速CAE仿真工作流程而設(shè)計，采用搭載AMD 3D V-Cache技術(shù)的第3代AMD EPYC處理器，讓高性能計算實(shí)現(xiàn)前所未有的性能提升。
展開 Intel終于要擠出10nm 智能駕駛企業(yè)卻紛紛選擇28nm
據(jù)了解，Sunny Cove是一種基于10nm工藝構(gòu)建的增強(qiáng)型微架構(gòu)，但I(xiàn)ntel推出的并非是完全體的10nm芯片，而是通過Foveros技術(shù)將不同性能、不同部分封裝在一起，僅高性能部分使用10nm工藝制程。
Foveros是一種邏輯芯片3D堆疊技術(shù)，之前已經(jīng)應(yīng)用在存儲芯片上，但用在CPU上仍有困難。Foveros技術(shù)允許將復(fù)雜的邏輯芯片堆疊在一起，從而提供更大的功能，使處理器不同部分的組件與相應(yīng)的制造工藝匹配。
例如，高性能CPU內(nèi)核可能構(gòu)建在性能最高的10nm工藝上，但集成USB、Wi-Fi、以太網(wǎng)、PCIe的I/O連接部分不需要這么高的性能，采用14nm甚至22nm工藝可能更有意義，因為其性能足夠，但功耗和成本要低得多。
Foveros意味著處理器可以按照不同的制程集成這些組件，這些不同的組件可以并排緊密包裝在一起，實(shí)現(xiàn)更高的密度和更小的芯片面積。
芯片在完成前期的設(shè)計和開發(fā)之后，將交由芯片代工廠進(jìn)行流片，再往后便是封裝和批量生產(chǎn)。目前，比較知名的芯片代工廠包括Intel、三星、臺積電以及格羅方德這樣的公司。
自1995年以后，半導(dǎo)體制程工藝水平從500nm、350nm、250nm一直進(jìn)化到如今的28nm、10nm以及7nm。目前，多數(shù)代工廠都在大力投入7nm生產(chǎn)線，相關(guān)的樣片也已經(jīng)流片成功。
所謂制程納米，是CMOSFET晶體管閘極的寬度，即閘長。閘長可以分為光刻閘長和實(shí)際閘長。由于在光刻中光存在衍射現(xiàn)象以及芯片制造中還要經(jīng)歷離子注入、蝕刻、等離子沖洗、熱處理等步驟，因此會導(dǎo)致光刻閘長和實(shí)際閘長不一致的情況。
另外，同樣的制程技術(shù)下，實(shí)際閘長也會不一樣。
展開 國產(chǎn)EDA扎堆、異構(gòu)集成刷屏，世界半導(dǎo)體大會干貨合集！
例如在剛剛落幕的2021年臺北電腦展中，AMD展示了與臺積電合作開發(fā)的第一款采用3D堆疊封裝技術(shù)的芯片。以往，3D堆疊技術(shù)被用在閃存上，而AMD將這一技術(shù)引入CPU，突破性將AMD芯片架構(gòu)以3D堆疊技術(shù)相結(jié)合，實(shí)現(xiàn)了超過2D芯片200倍的互聯(lián)密度，與現(xiàn)有的3D封裝解決方案相比，密度也可達(dá)到15倍以上。
同時，潘曉明也提到AMD十分關(guān)注chiplet（芯粒）技術(shù)。2017年，AMD已在其處理器上采用chiplet技術(shù)將4個SoC互連，在第一代EPYC處理器中又通過Infinity技術(shù)將8個7nm chiplet CPU和1個12nm chiplet I/O相互連接，現(xiàn)已推出第三代EPYC處理器。
日月光集團(tuán)副總經(jīng)理郭桂冠同樣在演講中談及chiplet，如果一味追求3nm、5nm，在良率上付出的成本極大，而如果采用chiplet技術(shù)，則無需集合成非常大的芯片，可以離散式分成幾個小芯片做整合，這樣良率將大大提高。
他提到封測廠和客戶都喜歡chiplet，因為良率損失問題，在目前產(chǎn)能稀缺的情況下，這是很值得討論的話題。
▲日月光集團(tuán)展臺
當(dāng)前道的晶圓制造成本愈發(fā)高昂，異質(zhì)集成趨勢下，封裝技術(shù)的性價比優(yōu)勢將進(jìn)一步顯現(xiàn)。后道制造技術(shù)正加速芯片進(jìn)化，即不再只是把芯片封起來，而是研究如何提高芯片的集成度、如何提高封裝體內(nèi)部的高速互連。
長電科技亦在圍繞異質(zhì)集成的先進(jìn)封裝技術(shù)方面積極布局。在主題演講中，長電科技首席執(zhí)行長鄭力生動形象地描述了技術(shù)變化：如果將以前傳統(tǒng)意義上的“封裝”比作工人制造磚頭，那么如今的“封裝”就是用磚頭砌墻甚至搭建一棟房屋。
如今從先進(jìn)封裝到芯片成品制造的產(chǎn)業(yè)升級趨勢日趨明顯，封裝行業(yè)也更加注重和加強(qiáng)與芯片設(shè)計企業(yè)以及IP、EDA企業(yè)的互動協(xié)同。
展開 異構(gòu)計算，要全面爆發(fā)了？
而得益于近十年來先進(jìn)封裝與芯片堆疊技術(shù)的發(fā)展，例如3D堆疊、SiP等，也使得異構(gòu)集成成為了大幅存在可能。下圖顯示了先進(jìn)芯片封裝技術(shù)的趨勢。
先進(jìn)多芯片(let)封裝技術(shù)的演進(jìn)
（圖源：Cadence）
異構(gòu)集成主要是將多個不同工藝節(jié)點(diǎn)的芯片封裝到一個封裝內(nèi)部，這些芯片可以是不同種類、不同制造商、甚至是不同材料（Si/SiC/GaN）、不同工藝節(jié)點(diǎn)（如7nm和28nm等搭配），以此來達(dá)到增強(qiáng)功能和提高性能。新的封裝技術(shù)能夠?qū)碜圆煌圃旃に嚵鞒痰男⌒酒傻骄哂卸喾N功能的單個封裝中。
為此，無論是臺積電、三星和英特爾這樣的晶圓大廠，還是封裝廠，都在積極布局異構(gòu)集成，在半導(dǎo)體后道技術(shù)上做好集成的工作。先進(jìn)封裝逐漸成為集成電路芯片成品制造產(chǎn)業(yè)的關(guān)鍵工藝技術(shù)之一。
三大晶圓廠發(fā)力3D先進(jìn)封裝
目前英特爾、三星電子與臺積電已具備成熟的2.5D封裝經(jīng)驗，如較為人熟知的臺積電的CoWos，三星的I-Cube。接下來重點(diǎn)看下3D封裝，因為3D封裝可以說將異構(gòu)集成發(fā)揮的淋漓盡致。
在3D封裝部分，英特爾已量產(chǎn)Foveros技術(shù)，其是使用異構(gòu)堆疊邏輯處理運(yùn)算，可以把各個邏輯芯片堆疊一起。以往堆疊僅用于存儲，現(xiàn)在首度把芯片堆疊從傳統(tǒng)的被動硅中介層與堆疊記憶體，擴(kuò)展到高效能邏輯產(chǎn)品，如CPU、GPU與AI 處理器等。
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