TSV封裝的案例
堆疊封裝的三種主要類型
PiP封裝結構
2、鍵合（Wire Bonding）封裝
引線鍵合是一種將金屬引線連接到焊盤上的技術，用于連接內部和外部芯片的方法。在結構上，金屬引線在芯片的焊盤（一次鍵合）和載體的焊盤（二次鍵合）之間起到橋梁的作用。在早期，引線框架（lead frame）被用作載體基板，但隨著技術的不斷進步，如今越來越多地使用PCB作為基板。連接兩個獨立焊盤的引線鍵合涉及引線的材料、鍵合條件、鍵合位置（不僅連接芯片和基板，還可能連接兩個芯片或兩個基板）等方面的顯著差異。
引線鍵合的結構（載體為印刷電路板（PCB）時）
技術優勢：
靈活性高：線鍵合堆疊封裝允許在單個封裝內集成不同功能和工藝的芯片，具有較高的設計靈活性。
適應性強：該技術能夠適應不同尺寸和形狀的芯片堆疊需求，為定制化設計提供了可能。
成本可控：與垂直堆疊封裝相比，線鍵合堆疊封裝的制造成本相對較低，適合大規模生產和應用。
3、硅穿孔（TSV）封裝
TSV是一種芯片堆疊技術，通過在硅上鉆孔來連接電路。TSV不是使用傳統的布線方法連接芯片到芯片或芯片到襯底，而是通過在芯片上鉆孔并填充導電材料(如金屬)來垂直連接芯片。雖然在與TSV堆疊時使用芯片級工藝，但在芯片正面和背面形成TSV和焊接凸起時使用晶圓級工藝。因此，TSV被歸類為晶圓級封裝技術。
使用TSV封裝的主要優點是高水平的性能和更小的封裝尺寸。如上圖所示，采用線鍵合的芯片堆疊封裝在每個堆疊芯片的側面都有導線連接。由于堆疊的芯片和連接的引腳越來越多，布線變得越來越復雜，需要更多的空間來連接它們。相比之下，采用TSV的芯片堆棧不需要復雜的布線，因此可以減小封裝尺寸。
TSV具有短的電信號傳輸路徑,這賦予TSV封裝強大的電氣性能。
展開 后摩爾定律時代，3D封裝競爭硝煙已起
而在扇出封裝上，英特爾其實也是先行者。在2009年，他們推出了eWLB技術并對晶圓級扇出型封裝才進行過商業化量產。但此時的扇出型晶圓級封裝被限制于一個狹窄的應用范圍，僅被用于手機基帶芯片的單芯片封裝。直到2014年扇出型晶圓級封裝面臨來自其它封裝技術的激烈競爭，使得英特爾移動放棄了該項技術。至今，英特爾在扇出封裝上再無動作。
英特爾在筆者的眼中，一直是以一種老干部的形象出現，只有等待技術成熟后才會公布相關消息，欲速則不達全美地詮釋了其發展的軌跡，誰也不知道在未來英特爾在半導體后端封裝上放出什么大招。
其他OSAT的3D封裝布局
作為封測代表的OSAT廠在3D封裝上有了深入的研究。
首先看安靠科技方面。據2016年的報道，他們的芯片級Silicon Wafer Integrated Fan-out (SWIFT?)和Silicon-less Integrated Module (SLIM?)工藝制成的系統級電子封裝可以做到比復合材料層疊更薄，線寬和線距更小，集成度更高。能為客戶提供了比基于硅通技術的2.5D或3D成本更低的選項。2017年，他們還收購了NANIUM，搶先晶圓級扇出封裝大規模生產。
日月光方面也在TSV和Fan-Out WLP上有了布局。國內封測企業也在這方面推進。
首先看華天科技，從2008年6月開始，他們便聚焦于包括TSV在內的先進封裝業務。公司在2009年7月實現了TSV首樣，2010年4月TSV產品便實現量產；華天昆山是最早能夠提供量產CIS TSV封裝代加工服務的公司之一，是少數能夠同時實現8、12寸Bumping、TSV量產封裝的公司之一。
展開 聚焦 | 國產薄膜沉積設備龍頭的新突破
該公司擁有12英寸PECVD（等離子體化學氣相沉積設備）、ALD（原子層薄膜沉積設備）、SACVD（次常壓化學氣相沉積設備）三個完整系列產品，產品廣泛應用于集成電路前道和后道、TSV封裝、光波導、LED、3D-NAND閃存、OLED顯示等高端技術領域。
拓荊科技三次承擔國家“極大規模集成電路制造裝備與成套工藝科技重大專項（02專項）”。通過多年技術積累，該公司已形成自主知識產權體系，截止到2020年9月底，累計申請專利453項。
2018年9月，由拓荊科技自主研制的12英寸原子層沉積（ALD）設備FT-300T通過了客戶的驗收，標志著國產設備再進一步。
12英寸PECVD設備 PF-300T
2021年，在國家科技重大專項和省科技重大專項的支持下，拓荊科技SACVD研發團隊自主創新研發，成功研制了國內首臺12英寸/8英寸量產型SACVD設備并實現應用，順利通過生產線成套工藝的考核驗證。
展開 華為芯片堆疊封裝設計專利刷屏，請和我一起仿真計算和驗證
近日一篇《華為又一項芯片堆疊封裝專利曝光》的文章刷屏芯片封裝工程師的朋友圈。它是一個避免使用TSV的3D封裝設計，吸引了我的芯片封裝設計精品課學習型仿真工程師的好奇和關注。眾所周知，TSV的制作工藝復雜，可靠性差，尤其是TSV first和TSV middle都需要在fab廠做，甚至會影響芯片器件可靠性，今天我們就來聊聊芯片堆疊封裝那些事。
華為芯片堆疊封裝
華為的這個專利內容如下圖所示，自左向右一步一步開展。首先是下芯片部分。將各個芯片做好RDL和bump或者UBM(Under Bump Metal)，然后face to face焊接一起。但是要注意芯片之間要錯開，芯片需要溝通的部分焊接在一起，而其他有源部分要露出來，方便下一步操作。各芯片連接之后，通過molding將這些芯片都封在一起，然后在EMC(Epoxy Molding Compound)上做過孔，這可比TSV(Through Silicon Via)容易多了。然后在EMC兩面都可以再次RDL，然后上面做UBM和bump。最后可以將其焊接到基板上，然后最上面的芯片也焊接到這個裝配體上，這就完成了3D封裝裝配。
3D封裝是在后摩爾時代為了讓芯片集成度更高，在同一種制程下，3D封裝可以保證相同面積下芯片有更強計算能力與傳輸能力。但是3D封裝面臨一系列如SI(Signal Integrity)、PI(Power Integrity)、Thermal，Mechanical等問題。
要解決的是不同功能芯片之間信號傳遞功能，要求信號路徑盡可能小來保證SI要求。其次要保證芯片供電，對于在“樓上”的芯片來說，電源距離增大代表寄生增加，會增加電阻（靜態電阻）以及增加阻抗（動態阻抗），導致電壓無法滿足要求。
展開 
封裝領域的創新，讓芯片變得更小成為可能
SLP將不得不與其他技術競爭，即封裝基板vs無基板扇出型封裝，以及硅通孔封裝（TSV）vs TSV-less封裝
Yole預測，SLP市場將從2016年的19億美元增長到2023年的22.4億美元。
Yole的Vivienne Hsu表示：“28家選定的PCB/基板制造商都被認為擁有mSAP技術，其中一些可以生產SLP。在高端智能手機需求的驅動下，某些公司的資本支出似乎很高。與此同時，一些大公司的PCB/基板業務收入穩定。”
STATS ChipPAC的母公司，JCSET集團技術戰略總監Seung Wook Yoon將SLP描述為“行業游戲規則的改變者”。
SLP或許意味著外包半導體封裝測試（OSAT）客戶不必在PCB和基板之間為他們的產品進行選擇。Yoon預計三星將效仿蘋果的做法。
Yoon表示，扇出式晶圓級封裝是為高端應用處理器準備的，它們將用于高端產品，例如手機廠商的旗艦機。SLP適用于手機主板，它可以減小此類組件所需的空間。他指出，球柵陣列或倒裝芯片封裝更常用于手機中的細間距槽。晶圓級封裝可以提供更精細的間距。
Yoon將SLP比作板載封裝。
據Yole稱，PCB正逐步發展，除了互連之外，它們還可以提供集成。Yoon回應了這一觀點。他表示：“主要是為了集成。”
雖然SLP的第一個值得注意的應用是在手機中，但是但是這種先進的半導體封裝也可以在5G無線通信、AI、VR/AR、汽車電子和物聯網器件中找到應用。
Yoon指出，在高級封裝方面，系統級封裝技術和模組是另一種先進的節省空間的創新，但成本可能更高。
除手機外，Yoon認為SLP可能還用于物聯網器件。
展開 先進封裝的“四要素”
總 結
RDL，TSV，Bump，Wafer是先進封裝的四要素，任何一款封裝，如果具備了四要素中的任意一個，都可以稱之為先進封裝。
在先進封裝四要素中，Wafer是載體和基底，RDL負責XY平面的延伸，TSV負責Z軸的延伸，Bump負責Wafer界面間的連接和應力緩沖。
這四要素中，一大三小，一大是指Wafer，三小是指Bump、RDL、TSV。
隨著技術和工藝的發展，大要素會越來越大，而小要素則會越來越小。
干貨 | 先進封裝的“四要素”
TSV
TSV（Through Silicon Via ）硅通孔，其主要功能是Z軸電氣延伸和互聯的作用。
TSV按照集成類型的不同分為2.5D TSV和3D TSV，2.5D TSV是指的位于硅轉接板Inteposer上的TSV，3D TSV 是指貫穿芯片體之中，連接上下層芯片的TSV，如下圖所示。
下圖所示為貫穿芯片體的3D TSV 的立體示意圖。
TSV的制作可以集成到生產工藝的不同階段，通常放在晶元制造階段的叫 Via-first，放在封裝階段的叫Via-last。
將TSV在晶圓制造過程中完成，此類硅通孔被稱作Via-first。Via-first TSV又可分為兩種階段，一種是在Foundry廠前端金屬互連之前進行，實現core-to-core的連接。該方案目前在微處理器等高性能器件領域研究較多，主要作為SoC的替代方案。另外一種是在CMOS完成之后再進行TSV的制作，然后完成器件制造和后端的封裝。
將TSV放在封裝生產階段，通常被稱作Via-last，該方案可以不改變現有集成電路流程和設計。目前，業界已開始在高端的Flash和DRAM領域采用Via-last技術,即在芯片的周邊進行硅通孔TSV制作，然后進行芯片或晶圓的層疊。
TSV的尺寸范圍比較大，大的TSV直徑可以超過100um，小的TSV直徑小于1um。
隨著工藝水平的提升，TSV可以做的越來越小，密度也越來越大，目前最先進的TSV工藝，可以在芝麻粒大小的1平方毫米硅片上制作高達10萬~100萬個TSV。
和 Bump以及RDL類似，TSV的尺寸也會隨著工藝的提高變得越來越小，從而支撐更高密度的互聯。
展開 半導體封測主流技術及發展方向分析
內存封裝
內存需求依然火爆，目前半導體行業實現的增長中，絕大部分與內存有關，因此，封裝企業也非常關注內存領域產品的封裝。
從技術角度看，目前存儲封裝主要是堆疊技術，但隨著要求越來越高，Flip Chip、TSV等封裝技術將會被越來越多地應用到內存封裝上來，包括晶圓級封裝Fan-Out方案。
除了專門的內存封測企業，長電科技等通用的封測企業也會越來越多涉及內存封測，堆疊超薄、隱形切割等技術也將會更多地得到應用。
由于摩爾定律走向困難期，存儲封裝更多地引入了3D封裝技術，有效解決了2D技術中不大容易被解決的問題，通過該技術，目前已經成功封測出了存儲空間高達1TB的內存產品。
分享來源：長電科技
注：本文內容來自江蘇長電科技高級副總裁梁新夫先生在2018年IC設計年會的演講，芯師爺對其內容做了部分編輯，感謝梁新夫先生。
來源： 芯師爺
作者： Andy
展開 智芯文庫 | 先進封裝的“四要素”
TSV
TSV（Through Silicon Via ）硅通孔，其主要功能是Z軸電氣延伸和互聯的作用。
TSV按照集成類型的不同分為2.5D TSV和3D TSV，2.5D TSV是指的位于硅轉接板Inteposer上的TSV，3D TSV 是指貫穿芯片體之中，連接上下層芯片的TSV，如下圖所示。
下圖所示為貫穿芯片體的3D TSV 的立體示意圖。
TSV的制作可以集成到生產工藝的不同階段，通常放在晶元制造階段的叫 Via-first，放在封裝階段的叫Via-last。
將TSV在晶圓制造過程中完成，此類硅通孔被稱作Via-first。Via-first TSV又可分為兩種階段，一種是在Foundry廠前端金屬互連之前進行，實現core-to-core的連接。該方案目前在微處理器等高性能器件領域研究較多，主要作為SoC的替代方案。另外一種是在CMOS完成之后再進行TSV的制作，然后完成器件制造和后端的封裝。
將TSV放在封裝生產階段，通常被稱作Via-last，該方案可以不改變現有集成電路流程和設計。目前，業界已開始在高端的Flash和DRAM領域采用Via-last技術,即在芯片的周邊進行硅通孔TSV制作，然后進行芯片或晶圓的層疊。
TSV的尺寸范圍比較大，大的TSV直徑可以超過100um，小的TSV直徑小于1um。
隨著工藝水平的提升，TSV可以做的越來越小，密度也越來越大，目前最先進的TSV工藝，可以在芝麻粒大小的1平方毫米硅片上制作高達10萬~100萬個TSV。
和 Bump以及RDL類似，TSV的尺寸也會隨著工藝的提高變得越來越小，從而支撐更高密度的互聯。
展開 都2022年了，這些半導體上游設備及材料上市公司不會還有人不知道吧？
公司主要產品包括等離子體增強化學氣相沉積（PECVD）設備、原子層沉積（ALD）設備和次常壓化學氣相沉積（SACVD）設備三個產品系列，擁有自主知識產權，技術指標達到國際同類產品先進水平，產品主要應用于集成電路晶圓制造，以及TSV封裝、光波導、Micro-LED、OLED顯示等高端技術領域。
5、離子注入
中科信
北京中科信電子裝備有限公司于2003年6月在北京通州注冊成立，主要從事離子注入機、快速退火爐等裝備研發和制造以及太陽能電池片及組件生產，具備光伏太陽能屋頂電站建設能力。20世紀60年代開始研究離子注入機，先后承擔了90—65nm中束流和45—22nm大束流等重大項目的攻關任務，目前已擁有中束流離子注入機、低能大束流離子注入機、高能離子注入機和定制離子注入機四種產品，構建了較為系統的集成電路離子注入機譜系。
萬業企業
上海萬業企業股份有限公司（“萬業企業”，證券代碼：600641），成立于1991年10月，是一家具有新興產業基因的高科技上市公司。2018年，萬業企業成功收購上海凱世通半導體股份有限公司，正式進入集成電路四大核心裝備之一的離子注入機領域。凱世通是中國領先的離子注入機研發制造企業，技術覆蓋范圍從突破超越7nm到成熟主流工藝制程，團隊研發項目獲國家級重點專項審批與支持、集成電路整機設備獲多個訂單。同年，萬業企業引入國家集成電路產業投資基金作為重要戰略投資者，為企業轉型保駕護航。
6、爐管設備
北方華創
北方華創的立式爐、臥式爐設備達到國內半導體設備的先進水平，成為了主流廠商擴散氧化爐設備的優選。立式氧化爐（300mm/200mm)是在中高溫下通入特定氣體（O2/H2/DCE），在硅片表面發生氧化反應，生成二氧化硅薄膜的一種設備。
展開 葉甜春：中國集成電路現狀及未來發展思考
封測發展的機遇
一、上下游產業相互滲透與融合
（一）芯片代工廠向封裝延伸，如TSMC的INFO技術；
（二）封裝業借助芯片制造工藝，如Middle-end工藝（晶圓級封裝、3D TSV等）；
（三）基板制造業向封裝滲透，如嵌入式基板。
二、應用/終端驅動
（一）產品多元化：從智能手機到物聯網、5G通訊、人工智能、無人駕駛、虛擬現實等；
（二）針對性的封裝技術開發。
未來發展的思考
原創性的封裝技術來源于IDM，芯片設計公司以及不具有封測能力的終端廠商必然尋求與高水平的封裝代工廠的戰略合作——虛擬IDM模式。
封裝代工廠需要緊跟先進的制造工藝和設計公司的新產品。
通過對所使用材料、設備的大規模量產實現成本的優化，完成封裝技術和工藝的創新。
滿足終端廠商和設計公司的根本需求，實現從第二供應商到第一供應商的轉變。
行業創新合作平臺開始發揮作用。
展開 
預告 | Ansys渠道合作伙伴5月活動一覽
培訓內容：
1、資產定義
2、攻擊/威脅場景定義
3、攻擊樹分析
4、風險評估
5、信息安全安全目標建立
時間：5月12日，9:00-11:00
合作伙伴：上海恒士達科技有限公司
地點：線上
費用：免費
發送報名信息至郵箱：training@hengstar.com （報名時請提供公司名稱，姓名，部門，職位，郵箱，手機）
5月15日 | 封裝TSV電熱力多物理場分析
簡介：隨著摩爾定律逼近物理極限，TSV（硅通孔）技術已成為3D封裝與異構集成的關鍵互連方案。然而，在通電、散熱與機械應力的共同作用下，TSV結構內部的電-熱-力多物理場耦合效應極易引發性能退化、界面開裂乃至器件失效——如何精準預測并優化其可靠性，成為先進封裝設計的核心難題。本次線上公開課將聚焦TSV的多物理場耦合分析流程，講解基于Ansys Workbench平臺的仿真方案。
時間：5月15日，14:00-15:00
合作伙伴：武漢慧和聚成科技有限公司
地點：線上
費用：免費
點擊了解詳情
5月15日 | Ansys SIwave 基礎培訓及案例分析
簡介：本次Ansys SIwave基礎培訓及案例分析課程，以Ansys Electronics Desktop為統一操作平臺，系統講解軟件基礎操作，深度覆蓋SYZ參數提取、TDR仿真、DCIR分析、PI仿真、去耦電容優化核心模塊，結合高速PCB、PDN優化等典型案例，指導學員掌握板級SI/PI仿真全流程，高效解決信號質量、電源噪聲等工程難題。
展開 盤點2020三維封裝技術創新發展！
其中絕大部分和晶圓級封裝技術相關。支撐這些平臺技術的主要工藝包括微凸點、再布線、植球、C2W、W2W、拆鍵合、TSV工藝等。先進封裝技術本身不斷創新發展，以應對更加復雜的三維集成需求。當前，高密度TSV技術/Fan-Out扇出技術由于其靈活、高密度、適于系統集成，而成為目前先進封裝的核心技術。
圖1 先進封裝技術平臺與工藝
封裝技術的發展得益于互連技術的演進和加工精度的顯著提高。目前三種主要用于集成電路（IC）芯片封裝的互連技術分別為：引線鍵合技術（Wire Bond，WB）、倒裝芯片技術（Flip Chip，FC）和硅通孔技術（Through Silicon Via，TSV）。由于現代微電子晶圓級加工能力的大幅度提升，晶圓級封裝的布線能力億達到微米量級。從線寬互連能力上看，過去50年，封裝技術從1000μm提高到1μm，甚至亞微米，提高了1000倍。微凸點互連節距也從幾百微米，發展到當前3D IC 的40微米節距，很快將發展到無凸點5微米以下節距。
圖2 主要封裝技術發展
二、三維封裝技術發展
1、2.5D/3D IC技術
1.1 2.5D
為解決有機基板布線密度不足的問題，帶有TSV垂直互連通孔和高密度金屬布線的硅基板應運而生。連接硅晶圓兩面并與硅基體和其他通孔絕緣的電互連結構，采用TSV集成，可以提高系統集成密度，方便實現系統級的異質集成。
帶有TSV的硅基無源平臺被稱作TSV轉接板（Interposer），應用TSV轉接板的封裝結構稱為2.5D Interposer。
展開 2.5D/3D芯片-封裝-系統協同仿真技術研究
圖1 TSMC先進封裝解決方案[17]
英特爾也不斷推動其在先進封裝方法上的進步，推出了3D Foveros封裝技術、橫向拼接Co-EMIB（嵌入式多芯片互連橋接）等技術，EMIB是一個復雜多層薄硅片，可以在相鄰芯片間傳輸大量數據，通過EMIB可實現處理器、圖形卡、內存及其它多個芯片間的通信。目前英特爾還介紹了新的先進封裝技術——“混合結合(Hybrid bonding)”，能夠實現10um及以下的凸點間距，較Fovreros封裝的25~50um凸點間距有了明顯縮小，并且優化了芯片的互連密度、帶寬和功率表現，進一步提升芯片系統的計算效能。
無論是哪種先進封裝技術，其目的都是為了縮短互連長度，尤其是的互連長度，以減少寄生效應的影響，從而提升系統的性能，并且降低系統的整體功耗，尤其是對于人工智能（Artificial Intelligence，AI）等芯片類型，2.5D封裝技術如CoWoS已經得到了廣泛的應用。
圖2 CoWoS 架構[9]
圖2展示了CoWoS的主要結構，通過CoWoS，設計者可以實現1* SoC + 4*高帶寬內存（High Band Memory，HBM）的芯片架構，極大的擴展了SoC與HBM之間的帶寬，尤其是Interposer/TSV等互連結構的引入，幫助設計者更加有效的提升了互連性能。其中Interposer通常基于65nm制造工藝或類似工藝制造，可以用于連接SoC與HBM，TSV可以將芯片在高度方向上進行互連，實現了貫穿整個芯片厚度的電氣連接，更開辟了芯片上下表面之間的最短通路，3D存儲芯片封裝也會在將來大量的用到TSV。
展開 摩爾定律，Chiplet，IP 與 SiP！
SiP(System-in Package)系統級封裝是將多種功能芯片，包括處理器、存儲器、FPGA等功能芯片集成在一個封裝內，從而實現一個基本完整的功能。與SoC(System on Chip系統級芯片)相對應。不同的是系統級封裝是采用不同芯片進行并排或疊加的封裝方式，而SoC則是高度集成的芯片產品。
SiP可定義為：將多個具有不同功能的有源電子元件與可選無源器件，以及諸如MEMS或者光學器件等其他器件優先組裝到一起，實現一定功能的單個標準封裝件，從而形成一個系統或者子系統。
SiP中的IC芯片可以垂直堆疊或水平排列，一個SiP中可以包含很多種芯片，如專門的處理器，DRAM，Flash 等，結合被動元件電阻、電容、電感等都可以封裝在同一個SiP中，這意味著一個完整的系統功能單元可以在SiP封裝中建立。
SiP解決方案需要多種封裝技術，如引線鍵合、倒裝芯片、芯片堆疊、基板腔體、基板集成RF器件、埋入式電阻\電容\電感、硅通孔TSV，圓片級封裝等。SiP 是超越摩爾定律的重要實現路徑。
摩爾定律，Chiplet，IP，SiP之間的關聯
摩爾定律逐漸失效之后的日子便被稱為“后摩爾定律時代”。所謂后摩爾定律時代，就是業者不再以追求更大效能的芯片為主要目的，而是強調多元化與實用性的原則。也就是說，產品能發揮實際效用就是最好的質量，也是最具經濟價值的東西。
DARPA的CHIPS（通用異構整合和IP重用策略）計劃贏得了波音、洛克希德、諾斯洛普·格魯門、英特爾、美光、Cadence、Synopsys等公司的支持，用于商業和軍事/航空應用。同樣，SEMI和IEEE也在推廣更快整合的共同路線圖，西門子的Mentor事業部已經建立了一個可以在這方面提供幫助的SiP封裝流程。
在此基礎上，需要開發工具和方法，使所有這些都能發揮作用。
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