數字電路設計的案例
數字電路集成設計
答：（1）設計工具與設計方法。隨著集成電路復雜程度的不斷提高，單個芯片容納器件的數量急劇增加，其設計工具也由最初的手工繪制轉為計算機輔助設計（CAD），相應的設計工具根據市場需求迅速發展，出現了專門的EDA工具供應商。目前，EDA主要市場份額為美國的Cadence、Synopsys和Mentor等少數企業所壟斷。中國華大集成電路設計中心是國內唯一一家EDA開發和產品供應商。
（2）制造工藝與相關設備。集成電路加工制造是一項與專用設備密切相關的技術，俗稱“一代設備，一代工藝，一代產品”。在集成電路制造技術中，最關鍵的是薄膜生成技術和光刻技術。光刻技術的主要設備是曝光機和刻蝕機，目前在130nm的節點是以193nmDUV（Deep Ultraviolet Lithography）或是以光學延展的248nmDUV為主要技術，而在l00nm的節點上則有多種選擇：157nm DIJV、光學延展的193nm DLV和NGL.在70nm的節點則使用光學延展的157nm DIJV技術或者選擇NGL技術。到了35nm的節點范圍以下，將是NGL所主宰的時代，需要在EUV和EPL之間做出選擇。此外，作為新一代的光刻技術，X射線和離子投影光刻技術也在研究之中。
（3）測試。由于系統芯片（SoC）的測試成本幾乎占芯片成本的一半，因此未來集成電路測試面臨的最大挑戰是如何降低測試成本。結構測試和內置自測試可大大縮短測試開發時間和降低測試費用。另一種降低測試成本的測試方式是采用基于故障的測試。在廣泛采用將不同的IP核集成在一起的情況下，還需解決時鐘異步測試問題。另一個要解決的問題是提高模擬電路的測試速度。
（4）封裝。電子產品向便攜式/小型化、網絡化和多媒體化方向發展的市場需求對電路組裝技術提出了苛刻需求，集成電路封裝技術正在朝以下方向發展：
①裸芯片技術。
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從零開始學習數字電路 | Learn Digital Circuits From Scratch
MP4 | 視頻：h264, 1920x1080 | 音頻：AAC, 44.1 KHz
語言：英語 | 大小：2.64 GB | 時長：2小時7分鐘
您將學到什么
計算機處理器語言、數制
布爾代數、邏輯門、卡諾圖
組合電路、時序電路
半導體存儲器、模數轉換器（ADC）和數模轉換器（DAC）
課程要求
無需編程
課程描述
數字電子學是電子學和電氣工程中的一門基礎學科，涉及數字電路的設計、分析和應用。與處理連續信號的模擬電子學不同，數字電子學處理離散信號，通常以二進制形式表示為0和1。這門學科構成了現代電子系統（如計算機、移動設備、通信系統和嵌入式系統）的支柱。
本課程從數制和二進制算術開始，這些是理解數據在數字系統中如何表示和處理的基礎。然后涵蓋邏輯門，包括與門（AND）、或門（OR）、非門（NOT）、與非門（NAND）、或非門（NOR）、異或門（XOR）和同或門（XNOR），它們是數字電路的基本構建模塊。布爾代數和邏輯簡化技術（如卡諾圖）用于設計高效且優化的電路。
此外，該學科還探討組合電路，如加法器、減法器、多路選擇器、多路分配器、編碼器和譯碼器，這些電路根據輸入組合執行特定操作。還研究了時序電路，包括觸發器、寄存器和計數器；這些電路不僅依賴于當前輸入，還依賴于先前狀態，引入了存儲的概念。
數字電子學還包括時序分析、時鐘和狀態機等主題，這些對于設計可靠的系統至關重要。隨著技術的進步，該學科擴展到可編程邏輯器件和硬件描述語言。
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從零開始學習數字電路 | Learn Digital Circuits From Scratch
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語言：英語 | 大小：2.64 GB | 時長：2小時7分鐘
數字邏輯設計、數字電子學、開關理論與邏輯設計
您將學到什么
計算機處理器語言、數制
布爾代數、邏輯門、卡諾圖
組合電路、時序電路
半導體存儲器、模數轉換器（ADC）和數模轉換器（DAC）
課程要求
無需編程
課程描述
數字電子學是電子學和電氣工程中的一門基礎學科，涉及數字電路的設計、分析和應用。與處理連續信號的模擬電子學不同，數字電子學處理離散信號，通常以二進制形式表示為0和1。這門學科構成了現代電子系統（如計算機、移動設備、通信系統和嵌入式系統）的支柱。
本課程從數制和二進制算術開始，這些是理解數據在數字系統中如何表示和處理的基礎。然后涵蓋邏輯門，包括與門（AND）、或門（OR）、非門（NOT）、與非門（NAND）、或非門（NOR）、異或門（XOR）和同或門（XNOR），它們是數字電路的基本構建模塊。布爾代數和邏輯簡化技術（如卡諾圖）用于設計高效且優化的電路。
此外，該學科還探討組合電路，如加法器、減法器、多路選擇器、多路分配器、編碼器和譯碼器，這些電路根據輸入組合執行特定操作。還研究了時序電路，包括觸發器、寄存器和計數器；這些電路不僅依賴于當前輸入，還依賴于先前狀態，引入了存儲的概念。
數字電子學還包括時序分析、時鐘和狀態機等主題，這些對于設計可靠的系統至關重要。
展開 一個芯片從構想到完成電路設計的過程是怎樣的？
如果只是科普/大流程的話, 從199X年硅片的制作流程就沒怎么變過, 唯一對芯片設計造成比較大的影響的是隨著MOS管變小增加的Design Rule
我來簡單的說一下模擬電路和數字電路設計/制作方面的差別吧:
首先明確一點: 所有的ASIC(Application-Specific Integrated Circuit), 也即應用芯片, 都是有一個Design的目的, 如果是在工廠里就是乙方提的要求; 在PhD生涯里就是老板布置的活...
要成功通關, 待我細細道來:
小怪. 數字電路電路圖
推薦武器: Verilog
數字電路一般用Verilog寫, 主要是因為方便(我才不告訴你我手動壘Standard Cell呢) . 比如說CPU級別的芯片, 動輒上億的MOS管, 就算一秒畫一個, 不計連線時間, 你得畫38個月.
小怪: 數字電路仿真
推薦武器:VCS, MMSIM
寫完了Verilog, 就要跑數字仿真了. 一般會用到Synopsys 的VCS或者Mentor Graphics的MMSIM之類的.
這個仿真非常快, 因為每一個MOS管都被看成是開關, 然后加上一些非常粗糙的模擬出來的延遲時間. 目的是看你寫出來的玩意能不能正常工作.
小怪. 模擬電路電路圖
推薦武器: Cadence (允許準確擊打), SPICE(自由度高, 可長可短)等
這個就比較復雜了. 因為模擬電路的自由度非常高! 比方說, 一個MOS管在數字電路條件下就是一個開關, 但是在模擬電路里面, 根據柵極電壓和電路結構不一樣, 分分鐘完成 開路-大電阻-放大器-電流源-導通各種功能.
所以呢, 模擬電路基本就得手畫了.
展開 
干貨｜數字電路器件——門電路——與門電路、或門電路、非門電路及實例
門電路是數字電路中最基本的邏輯單元。它可以使輸出信號與輸入信號之間產生一定的邏輯關系。在數字電路中，信號大都是用電位（電平）高低兩種狀態表示，利用門電路的邏輯關系可以實現對信號的轉換。
最基本的門電路有與門電路，或門電路，非門電路等。
與門電路
與門電路是指只有在一件事情的所有條件都具備時，事情才會發生。
與門電路的基本結構和邏輯符號見下圖：
在與門電路功能示意圖中，只有在開關A和B都閉合時，燈才會亮，如果A和B中任意一個處于開路狀態，燈就不會亮。
與門電路的真值表見下圖：
由二極管和電阻器構成的與門電路見下圖：
圖中A，B為兩個輸入變量，F為輸出變量，當A,B均為高電平，F為高電平，A,B只要有一個為低電平，F就為低電平。
或門電路
或門電路是指只要有一個或一個以上條件滿足時，事情就會發生。
展開 試論射頻電路PCB設計的困境和改善措施
射頻（RF）PCB 設計，在目前公開出版的理論上具有很多不確定性，常被形容為一種“黑色藝術”。通常情況下，對于微波以下頻段的電路（ 包括低頻和低頻數字電路）， 在全面掌握各類設計原則前提下的仔細規劃是一次性成功設計的保證。對于微波以上頻段和高頻的PC 類數字電路，則需要2~3 個版本的 PCB 方能保證電路品質。而對于微波以上頻段的RF 電路， 則往往需要更多版本的 PCB 設計并不斷完善， 而且是在具備相當經驗的前提下。由此可知 RF 電設計上的困難。
典型的射頻板
無線上網模塊
布局前需要熟知產品架構和信號流向
1 RF 電路設計的常見問題
1.1 數字電路模塊和模擬電路模塊之間的干擾
如果模擬電路（射頻）和數字電路單獨工作，可能各自工作良好。但是，一旦將二者放在同一塊電路板上，使用同一個電源一起工作，整個系統很可能就不穩定。這主要是因為數字信號頻繁地在地和正電源（>3 V）之間擺動，而且周期特別短，常常是納秒級的。由于較大的振幅和較短的切換時間， 使得這些數字信號包含大量且獨立于切換頻率的高頻成分。在模擬部分，從無線調諧回路傳到無線設備接收部分的信號一般小于1μV。因此數字信號與射頻信號之間的差別會達到 120 dB。顯然，如果不能使數字信號與射頻信號很好地分離， 微弱的射頻信號可能遭到破壞，這樣一來，無線設備工作性能就會惡化，甚至完全不能工作。
常見的干擾現象
數模射頻混合電路分區設計
1.2 供電電源的噪聲干擾
射頻電路對于電源噪聲相當敏感， 尤其是對毛刺電壓和其他高頻諧波。微控制器會在每個內部時鐘周期內短時間突然吸入大部分電流， 這是由于現代微控制器都采用CMOS 工藝制造。因此， 假設一個微控制器以 1 MHz 的內部時鐘頻率運行，它將以此頻率從電源提取電流。
展開 干貨 | 數字電路最常見的17個問題總結
熟悉一下數字電路一些問題，從細節入手，溫故而知新。
01 什么是同步邏輯和異步邏輯，同步電路和異步電路的區別是什么?
同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。
電路設計可分類為同步電路和異步電路設計。同步電路利用時鐘脈沖使其子系統同步運作，而異步電路不使用時鐘脈沖做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。
由于異步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性--因此近年來對異步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4處理器設計，也開始采用異步電路設計。
異步電路主要是組合邏輯電路，用于產生地址譯碼器、FIFO或RAM的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關系，譯碼輸出產生的毛刺通常是可以監控的。
同步電路是由時序電路(寄存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘CLK，而所有的狀態變化都是在時鐘的上升沿(或下降沿)完成的。
02 什么是"線與"邏輯，要實現它，在硬件特性上有什么具體要求？
線與邏輯是兩個輸出信號相連可以實現與的功能。
展開 干貨 | 數字電路最常見的17個問題總結
熟悉一下數字電路一些問題，從細節入手，溫故而知新。
01 什么是同步邏輯和異步邏輯，同步電路和異步電路的區別是什么?
同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。
電路設計可分類為同步電路和異步電路設計。同步電路利用時鐘脈沖使其子系統同步運作，而異步電路不使用時鐘脈沖做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。
由于異步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性--因此近年來對異步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4處理器設計，也開始采用異步電路設計。
異步電路主要是組合邏輯電路，用于產生地址譯碼器、FIFO或RAM的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關系，譯碼輸出產生的毛刺通常是可以監控的。
同步電路是由時序電路(寄存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘CLK，而所有的狀態變化都是在時鐘的上升沿(或下降沿)完成的。
02 什么是"線與"邏輯，要實現它，在硬件特性上有什么具體要求？
線與邏輯是兩個輸出信號相連可以實現與的功能。在硬件上，要用oc門來實現(漏極或者集電極開路)。
由于不用oc門可能使灌電流過大，而燒壞邏輯門，同時在輸出端口應加一個上拉電阻。(線或則是下拉電阻)
03 什么是Setup和Holdup時間，setup和holdup時間區別？
Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間。
展開 干貨｜漫畫描述數字電路之時序電路
這種動作的觸發器被稱為D觸發器，具有在時鐘上升瞬間，保持（記憶）輸入狀態的功能，是一種時鐘同步時序電路。
D觸發器是時序電路的基本元件，用途廣泛，D觸發器的多級組合，可以做成移位寄存器、分頻電路等，也可用于CPU內部的寄存器等。
4SRAM是觸發器構成的嗎？
觸發器可以記憶H或L，1位的信息，大量排列觸發器，并使之具有可選擇性后，就可以構成SRAM。
由于SRAM的輸入輸出速度比DRAM和閃存的訪問速度高得多，所以，常用作CPU的緩存和寄存器。
盡管我們這樣說，實際上CPU中內置的存儲器或寄存器并非使用的是RS觸發器這樣的邏輯門。
由于使用邏輯門，會使電路規模變大，所以，一般使用4到6個FET，再經過優化構成存儲器的1位（圖A）。
圖A：SRAM的基本電路
5時鐘同步電路的必要性
我們分兩次，組合電路和時序電路，對邏輯電路的基礎進行了講解，實際上，在設計邏輯電路時，有很多應該注意的事項，其中特別重要的就是關于時鐘同步電路的注意事項。
在組合電路中，微小的信號傳輸遲延，都有可能造成輸出毛刺，盡管毛刺是一個極其短暫的信號，但也可以引起邏輯電路的誤動作，為了回避這個問題，就要使用時鐘同步電路。
圖10：時鐘同步電路的思路
圖10給出了時鐘同步電路的概要，如圖所示，其構造是在FF（觸發器）之間夾著組合電路，毛刺是組合電路在輸出穩定之前，輸出的短暫信號。
因此，在組合電路輸出穩定以后，再改變時鐘，用觸發器保持這個輸出，就可以回避這種誤動作了。
展開 常用外圍電路設計，硬件電路設計參考及注意事項
(這個根據PCB的成本及防護級別要求來決定添加與否)
三、輸出電路繼電器設計參考
1、U1光耦分離高低壓，防止高壓干擾，實現電氣隔離
2、D5 1N4148續流二極管bai保護元件不被感應電壓擊du穿或燒壞，以并聯的方式接到產生感應電動勢的元件兩端，并與其形成回路，使其產生的高電動勢在回路以續電流方式消耗，從而起到保護電路中的元件不被損壞的作用。
四、達林頓晶體管設計參考應用
達林頓晶體管，小伙伴們一般常用于步進電機驅動，其實可以用于電機調速，大功率開關電路，驅動繼電器，驅動功率比較大的LED光源，利用PWM來調節亮度哦。
1、R6 R7 R8電阻用于限流，防止ULN2001損壞，導致高壓直接輸入到MCU的IO（由于ULN2001D本身自帶2.7K電阻，這里的R6 R7 R8可以省略,如果某些驅動芯片沒帶電阻最好自己加上,具體情況可以查看選用芯片的數據手冊作決定）
2、COM 端接電源當輸出端接感性負載的時候，負載不需要加續流二極管，芯片內部設計有二極管，只需COM口接負載電源即可，當接其他負載時，COM口可以不接。
3、在使用阻容降壓電路為 ULN2001D 供電時，由于阻容降壓電壓無法阻止電網上的瞬態高壓波動，必須在 ULN2001D 的 COM 端與地端就近接一個104 電容，其余應用場合下，該電容可以不添加。
五、運算放大器設計參考應用
利用運放巧妙采集負載的當前電流，可以準確知道當前負載運行情況，有沒有正常工作，非常好用哦。運算放大器還有很多很精妙很實用的電路，以后會一一跟大家分享，大家有空也可以網上搜一搜運放的一些經典電路，很多可以參考的地方。
展開 集成了光電二極管、模擬電路和數字信號處理器的數字式環境光傳感器
數字式環境光傳感器的工作原理基于光電效應，通過感光元件將光線強度轉換為數字信號進行處理。
數字式環境光傳感器主要采用光電二極管或半導體材料作為感光元件。當光線照射到這些材料表面時，光子激發電子躍遷，產生與光線強度成正比的光電流。例如，光電二極管的電流大小直接反映入射光線強度。
信號處理流程：
光敏轉換?：光線強度變化引發感光元件（如光電二極管）的電流變化，該電流與光線強度呈線性關系。
信號放大與轉換?：通過電路將微弱電流信號放大，并轉換為數字信號或模擬電壓，便于微控制器讀取。
自動調節?：數字信號被用于控制設備（如手機屏幕）的亮度，實現自動亮度調節功能。
由工采網代理的WH11867UF是一種光數轉換器，它結合了光電二極管、電流放大器、模擬電路和數字信號處理器。電源需要確保VDD旋轉率至少為0.5V/ms。WH11867UF具有電源開啟復位功能。當VDD在室溫下低于1.4V時，集成電路將自動重置。然后以需求轉換速率返回電源，并將寄存器寫入所需的值。
環境光傳感器（ALS）內置了一個抑制紅外光譜的濾光片，并提供了一個接近人眼反應的光譜。肌萎縮性側索硬化癥可以從黑暗到陽光直射，可選擇的檢測范圍約為40 dB。雙通道輸出（人眼），因此在不同的光條件下具有良好的光比。ALS在不同光照條件下具有良好的光比。
在時鐘（SCL）陷入LOW的情況下，如果您的I2C設備有HW重置輸入，優先程序使用HW重置信號重置總線。如果I2C設備沒有硬件復位輸入，則循環供電至設備，以激活強制性的內部通電復位（POR）電路。如果數據線（SDA）卡低，主線應發送9個時鐘脈沖。保持總線低的設備應該在這9個時鐘內的某個時候釋放它。
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【知識分享】晶振決定數字電路的生與死
晶振，在板子上看上去一個不起眼的小器件，但是在數字電路里，就像是整個電路的心臟。數字電路的所有工作都離不開時鐘，晶振的好壞，晶振電路設計的好壞，會影響到整個系統的穩定性。所以更多的了解晶振，選擇好系統使用的晶振，對數字電路來說是決定成敗的第一步。
我們目前常說的晶振都是石英晶體振蕩器或者石英晶體諧振器的簡稱。他們都是利用石英晶體的壓電效應制作而成。在石英晶體的兩個電極上施加電場會使晶體產生機械變形，反之，如果在晶體兩側施加機械壓力就會在晶體上產生電場。并且，這兩種現象是可逆的。利用這種特性，在晶體的兩側施加交變電壓，晶片就會產生機械振動，同時產生交變電場。這種震動和電場一般都很小，但是在某個特定頻率下，振幅會明顯加大，這就是壓電諧振，和我們常見到的LC回路諧振有些類似。
下圖是晶振的電氣等效電路和電抗頻率特性曲線圖：
從圖中可以看出，當LCR這個支路發生串聯諧振的時候，其串聯諧振頻率為fs，其計算公式和普通的串聯諧振計算公式一樣：
當頻率繼續提高，高于fs時，LCR支路呈感性，這樣和C0產生并聯諧振，并聯諧振頻率fp，其計算公式為：
其中由于晶振的特性，C遠小于C0，所以fp和fs的值非常接近。通過電抗頻率特性曲線圖可以看出來，在這個狹窄的頻率范圍內，晶振整體表現出感性，這樣只需要在晶振外部并聯合適的電容，就可以組成并聯諧振電路。然后把這個并聯諧振電路加到負反饋電路中就可以構成正弦波振蕩電路。這個合適的電容就是晶振的負載電容。
上圖就是一個常見的晶振振蕩電路，晶振和C1、C2組成并聯諧振回路，接到芯片的管腳上，芯片內部的反相放大器和Rf組成負反饋回路，R1用來限制流入 晶振的電流。有些芯片會把Rf和R1集成到器件中，這樣就降低了電路設計的難度。
展開 高頻PCB電路設計常見的66個問題
仿真的種類很多，高速數字電路信號完整性分析仿真分析（SI）常用軟件有icx，signalvision，hyperlynx，XTK，speectraquest 等。有些也用Hspice。
55、PCB仿真軟件是如何進行LAYOUT仿真的？
高速數字電路中，為了提高信號質量，降低布線難度，一般采用多層板，分配專門的電源層，地層。
56、在布局、布線中如何處理才能保證50M以上信號的穩定性？
高速數字信號布線，關鍵是減小傳輸線對信號質量的影響。因此，100M以上的高速信號布局時要求信號走線盡量短。數字電路中，高速信號是用信號上升延時間來界定的。而且，不同種類的信號（如TTL，GTL，LVTTL），確保信號質量的方法不一樣。
57、室外單元的射頻部分，中頻部分，乃至對室外單元進行監控的低頻電路部分往往采用部署在同一PCB上，請問對這樣的PCB在材質上有何要求？如何防止射頻，中頻乃至低頻電路互相之間的干擾？
混合電路設計是一個很大的問題。很難有一個完美的解決方案。
一般射頻電路在系統中都作為一個獨立的單板進行布局布線，甚至會有專門的屏蔽腔體。而且射頻電路一般為單面或雙面板，電路較為簡單，所有這些都是為了減少對射頻電路分布參數的影響，提高射頻系統的一致性。相對于一般的FR4材質，射頻電路板傾向與采用高Q值的基材，這種材料的介電常數比較小，傳輸線分布電容較小，阻抗高，信號傳輸時延小。在混合電路設計中，雖然射頻，數字電路做在同一塊PCB上，但一般都分成射頻電路區和數字電路區，分別布局布線。之間用接地過孔帶和屏蔽盒屏蔽。
58、對于射頻部分，中頻部分和低頻電路部分部署在同一PCB上，mentor有什么解決方案？
Mentor的板級系統設計軟件，除了基本的電路設計功能外，還有專門的RF設計模塊。
展開 FPGA/CPLD數字電路原理解析
（轉）
當產生門控時鐘的組合邏輯超過一級時，證設計項目的可靠性變得很困難。即使樣機或仿真結果沒有顯示出靜態險象，但實際上仍然可能存在著危險。通常，我們不應該用多級組合邏輯去鐘控PLD設計中的觸發器。圖7給出一個含有險象的多級時鐘的例子。時鐘是由SEL引腳控制的多路選擇器輸出的。多路選擇器的輸入是時鐘（CLK）和該時鐘的2分頻 （DIV2）。由圖7 的定時波形圖看出，在兩個時鐘均為邏輯1的情況下，當SEL線的狀態改變時，存在靜態險象。險象的程度取決于工作的條件。 多級邏輯的險象是可以去除的。
圖7 有靜態險象的多級時鐘
圖8給出圖7電路的一種單級時鐘的替代方案。圖中SEL引腳和DIV2信號用于使能D觸發器的使能輸入端，而不是用于該觸發器的時鐘引腳。采用這個電路并不需要附加PLD的邏輯單元，工作卻可靠多了。 不同的系統需要采用不同的方法去除多級時鐘，并沒有固定的模式。
圖8 無靜態險象的多級時鐘
行波時鐘
另一種流行的時鐘電路是采用行波時鐘，即一個觸發器的輸出用作另一個觸發器的時鐘輸入。如果仔細地設計，行波時鐘可以象全局時鐘一樣地可靠工作。然而，行波時鐘使得與電路有關的定時計算變得很復雜。行波時鐘在行波鏈上各觸發器的時鐘之間產生較大的時間偏移，并且會超出最壞情況下的建立時間、保持時間和電路中時鐘到輸出的延時，使系統的實際速度下降。
用計數翻轉型觸發器構成異步計數器時常采用行波時鐘，一個觸發器的輸出鐘控下一個觸發器的輸入，參看圖9同步計數器通常是代替異步計數器的更好方案，這是因為兩者需要同樣多的宏單元而同步計數器有較快的時鐘到輸出的時間。圖10給出具有全局時鐘的同步計數器，它和圖9功能相同，用了同樣多的邏輯單元實現，卻有較快的時鐘到輸出的時間。
展開 【原創分享】數字邏輯電路之邏輯門或邏輯
同樣的或門也有集成芯片組成，當我們將COMS電路進行集成，然后將其塑封，那么就成了集成數字邏輯芯片，以為例74ls系列為例進行講解
如圖所示：
其中以74LS10為例的話，如圖所示這是其芯片的封裝形式。
內部電路如圖所示：
這個或門芯片為3輸入芯片，可以看到其有3個輸入一個輸出，另外一般以數字邏輯芯片的話其電源與地的關系為，左上為電源，右下為地。這個在目前的邏輯芯片中是不會改變的。
這就是有關或門芯片的基本介紹，那么具體的應用需要在我們數字邏輯電路才能展示出來。
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