芯片互連技術的案例
詳解四大芯片互連技術
英特爾聯合創始人戈登摩爾曾預言，芯片上的晶體管數量每隔一到兩年就會增加一倍。由于圖案微型化技術的發展，這一預測被稱為摩爾定律，直到最近才得以實現。然而，摩爾定律可能不再有效，因為技術進步已達到極限，并且由于使用極紫外 (EUV) 光刻系統等昂貴設備而導致成本上升。與此同時，市場對不斷完善的半導體技術的需求仍然很大。為了彌補技術進步方面的差距并滿足半導體市場的需求，出現了一種解決方案： 先進的半導體封裝技術。
盡管先進封裝非常復雜并且涉及多種技術，但互連技術仍然是其核心。本文將介紹封裝技術的發展歷程以及 SK 海力士最近在幫助推動該領域發展方面所做的努力和取得的成就。
互連在先進封裝中的重要性
首先，需要注意的是，互連技術是封裝中關鍵且必要的部分。芯片通過封裝互連以接收電力、交換信號并最終進行操作。由于半導體產品的速度、密度和功能根據互連方式而變化，因此互連方法也在不斷變化和發展。
除了開發各種工藝以在晶圓廠實現精細圖案外，還全面努力推進封裝工藝中的互連技術。因此，開發了以下四種類型的互連技術：引線鍵合、倒裝芯片鍵合、硅通孔 (TSV) 鍵合以及小芯片混合鍵合。
1、硅通孔 (TSV)：一種垂直互連通路（通孔），完全穿過硅芯片或晶圓，以實現硅芯片的堆疊。
展開 技術介紹|芯片上熱互連熱耦合——用于進行溫度感知EM評估
翻譯：上海安世亞太
在移動計算和通信技術的推動下，SoC在硅集成技術、先進的低功耗技術以及采用多種封裝技術來滿足更高的性能要求等方面迅速發展。物聯網（IoT）正在為聯網設備和系統開辟新的應用領域，其中低功耗、高性能和可靠性成為首要的關注點。由于溫度對功率、性能和可靠性會產生巨大影響，因此要求設計師在設計流程中必須要進行精確的熱分析。
在FinFET或FDSOI等先進的工藝技術中，導線的寬度和間距減少，電流密度增加，導致導線上的線溫度（ΔT）升高。通常，這是導線之間的自發熱效應和熱耦合造成的，會影響芯片的可靠性和性能。自發熱產生的功耗定義為I2R，其中I（電流）可以是電源/地線上的IAVG或信號線上的IRMS。傳統方法是使用整個芯片最壞情況下的平均溫度來進行電遷移(EM)sign-off。這種方法不僅低效，還沒有將熱點熱量問題考慮在內。因此，在優化導線設計的同時，估算導線的實際溫度是保證可靠性的必要條件。由于現代芯片中有著大量的導線，所以在所有導線上應用直接的熱場求解方法（如有限元法）是不可行的。本文介紹了一種創新方法，用于高效、精確地計算與自熱效應有關的溫升對數百萬條導線產生的影響。還介紹了兼顧自熱效應和芯片封裝系統(CPS)熱環境的熱感知EM方法。
圖1：電遷移的熱影響
芯片的導線溫度是關鍵數據，用于確定導線上的允許電流，以滿足Black方程（圖1）中所述的預期平均失效時間（MTTF）。這用于預測金屬導線的EM可靠性故障，隨著時間的推移會導致不希望出現的開路或短路。導線/器件溫度影響功耗（尤其是泄漏功耗，它是溫度的指數函數）、電阻、EM限值，進而影響EM、IR/動態壓降、信號完整性、ESD和定時。
展開 慶祝銅革命20周年——銅互連技術，了解一下
銅互連技術已經20歲啦！然而，即使芯片制造技術已經經歷了20年的發展，銅的革命仍然被認為是該行業有史以來最為重大的變化之一。歸功于銅的集成，電子產品從此變得速度更快，性能更強大，性價比更高。為了紀念這個重要的里程碑，讓我們一起來回顧該行業正在經歷的變革以及成功集成銅的過程。
芯片微縮導致鋁互連技術不再適用
集成電路最初用鋁作為導體，二氧化硅作為絕緣體（電介質），構建一個互連層，來將多個器件連接在一起。整個互連的過程由鋁沉積在晶圓表面開始，隨后通過選擇性刻蝕形成布線圖案，沉積氧化物絕緣體，并利用化學機械平坦化 (CMP) 工藝將粗糙的表面變得平坦。
20 世紀 80 年代后期，隨著器件特征尺寸繼續縮小，越來越薄的鋁線無法實現所需的速度和電性能，因此需要一種性能更優的導電材料，以適應繼續縮小的器件尺寸，同時保持芯片制造商預期的成本效益。多年來，該行業的發展大致遵循摩爾定律，即晶體管密度每 18 個月翻一倍。然而，由于鋁互連的電性能局限性，芯片的微縮將無法繼續進行，業內人士便開始尋找可替代材料。
銅帶來的挑戰
人們首先想到的是銅，它具有更低的電阻率，且可實現更快的器件速度。
展開 Ansys 仿真技術賦能AI與數據中心高速光電互連（附免費參會名額）
</p><p><strong>5月28日，由Ansys主辦的『Ansys 仿真技術賦能AI與數據中心高速光電互連創新研討會』將在武漢舉行，</strong>本次活動匯聚了多名行業專家，誠摯地邀請您出席研討會，共同探討多物理場仿真在光通信領域的最新應用成果與未來發展趨勢。</p><p><em>* 此次會議報名通道即將關閉，請還未報名的用戶抓緊最后機會，鎖定會議席位！</em></p><h3 class="ql-align-center"><strong>會議內容簡介</strong></h3><p><strong>09:00-09:10 開場致辭</strong></p><p><strong>演講嘉賓：</strong>焦天鋒 | Ansys華東&華中區域銷售總監</p><p><br></p><p><strong>09:10-9:50 光電系統行業趨勢分享</strong></p><p><strong>演講嘉賓：</strong>張宇 | 華中科技大學教授博導/湖北光谷實驗室室務委員會委員</p><p><strong>內容簡介：</strong>光電系統作為5G通信、智能感知、數據中心等領域的核心支撐技術，正迎來爆發式增長機遇。為助力行業把握變革脈搏，我們特邀華中科技大學/湖北光谷實驗室張宇教授分享全球光電芯片技術突破與產業化進展，以及片間/板間光互連技術的最新進展與挑戰。
展開 
香港“芯片大劫案”，連劫匪都開始搶芯片了！關乎中國制造崛起的技術產品有哪些呢？
目前全行業都非常焦慮，各大廠商都絞盡腦汁地備貨芯片，導致全球晶圓代工廠商的訂單都爆了，各家代工巨頭已多次上調了代工價格，且漲價的趨勢大概率仍將繼續。
最近海外疫情肆虐，外國撤企的傳聞不斷涌現，對中國制造業、外貿出口都是一個壓力。其實這些年美國一直鼓勵本國企業回流，就連曹德旺也表示，雖然就現在來看，全球產業鏈都離不開中國，但從長遠來看全球產業鏈會逐漸減少對中國的依賴。
中國制造業目前已取得了舉世矚目的成就，從落后挨打，到現在巨龍騰飛，中國制造人付出了巨大心血和努力。然而不可否認的是，中國目前許多產品仍然高度依賴進口，中國制造在以下這些領域的研發和生產中，依然存在難以攻破的技術難關......
01 芯片
小到平時使用的智能手機，大到登月用的超級計算機，芯片可以說是無處不在。2018年中國芯片市場超過4000億美元，然而令人遺憾的是中國核心集成電路國產芯片占有率多項為0，貿易逆差高達1657億美元，芯片之痛是中國制造難以抹去的陰影。
盡管我國正在加大攻關芯片技術的力度，但中國企業在全球芯片產業格局中仍處于中低端領域，目前中國能自主制造類比、分離等低端芯片，但邏輯、存儲等高端芯片目前都無法自給。
展開 一文看懂臺積電的先進封裝
為了滿足HPC應用的需求，臺積公司開發了超高頻寬整合型扇出暨局部硅互連技術(InFO Local Silicon Interconnect, InFO_LSI)，其中系統單芯片小芯片（Chiplet）藉由超高密度局部硅互連（LSI）整合到三維InFO封裝中。無基板InFO使用多芯片異質整合與更細間距的芯片到芯片互連技術，已成功完成驗證以滿足消費性電子產品的應用。
最新一代整合式被動元件技術（Integrated Passive Device, IPD）提供高密度電容器和低有效串聯電感（Effective Series Inductance, ESL）以增強電性，并已在InFO-PoP上通過認證。AI與5G行動應用將受惠于此增強的InFO-PoP技術。最新一代IPD預計于2021開始大量生產。
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最新一代整合式被動元件技術（Integrated Passive Device, IPD）提供高密度電容器和低有效串聯電感（Effective Series Inductance, ESL）以增強電性，并已在InFO-PoP上通過認證。AI與5G行動應用將受惠于此增強的InFO-PoP技術。最新一代IPD預計于2021開始大量生產。
臺積電先進封裝的新進展
在臺積電的最新技術研討會上，公司發布了在封裝方面的一些新進展。
1、最大封裝尺寸和 RDL 增強
對集成到單個封裝中的大量 2.5D 裸片的需求推動了對更大面積的 RDL 制造的需求，無論是在中介層還是重組晶圓上。臺積電繼續將互連的“拼接”擴展到超過單次曝光最大光罩尺寸。同樣，需要額外的 RDL 層（具有激進的線距）。
展開 如何跑步進入Chiplet時代？
上述所有規范都定義了封裝內小芯片之間的標準互連，但它們都是不同的。“UCIe 和 BoW 都是開放規范，定義了封裝內小芯片之間的互連，并支持開放的小芯片生態系統。但它們與如何定義層和優化應用程序不同，”ASE 的曹說。
事實證明，沒有一種互連技術可以滿足所有需求。工程師將選擇滿足給定應用程序要求的選項。“各種標準之間存在重疊子集的區域，” JCET首席技術官 Choon Lee 說。“因此，堅持一個標準可能沒有重要意義。通常，小芯片的功能塊由設備制造商定義。他們知道如何優化小芯片之間的互連。”
Chiplet 堆疊/綁定選項
一旦定義了chiplet 架構、KGD 和互連，下一步就是確定將產品投入生產是否有意義。
和以前一樣，可以在代工廠、內存制造商或 OSAT 制造和組裝封裝或類似小芯片的設計。一些（但不是全部）代工廠和內存制造商擁有自己的內部封裝組裝業務。
每個供應商都有不同的能力。每個人都在開發一種或多種不同的方法來將不同的小芯片組裝、堆疊和粘合在一起。先進的鍵合技術包括熱壓、激光輔助和銅混合鍵合。
熱壓鍵合 (TCB) 和激光輔助鍵合 (LAB) 都使用帶有銅微凸塊的傳統倒裝芯片工藝。在這個過程中，銅凸點形成在芯片上，然后使用倒裝芯片鍵合器、LAB 或 TCB 將器件鍵合到另一個結構。相比之下，銅混合鍵合使用銅互連而不是傳統的凸塊來堆疊和連接die。
傳統的倒裝芯片工藝用于制造多種封裝類型。一種稱為球柵陣列 (BGA) 的類型用于多種芯片應用。
為了制造 BGA 封裝，該過程首先在晶圓廠的晶圓上制造芯片。然后，在晶圓的一側形成基于焊料材料的微小銅凸點。凸塊由帶有薄鎳擴散屏障的銅柱和錫銀焊帽組成。
銅凸塊將一個die連接到另一個die或封裝中的基板。
展開 干貨 | 汽車級IGBT模塊特別在哪里？
目前IGBT模塊封裝的研究主要集中在新型互連材料、互連方式等相關工藝參數優化等，主要是為了增強模塊的散熱能力、減小體積，同時提高可靠性。
①芯片表面互連技術
IGBT模塊內部常用引線鍵合的方法將芯片與芯片、芯片與絕緣襯板表面金屬化層、半導體絕緣襯板之間以及絕緣襯板與功率端子之間進行電氣互連。
常用的鍵合線有鋁線和銅線兩種。
其中鋁線鍵合工藝成熟、成本較低，但是鋁線鍵合的電氣、熱力學性能較差，膨脹系數失配大，影響IGBT使用壽命。而銅線鍵合工藝具有電氣、熱力學性能優良等優點，可靠性高，適用于高功率密度、高效散熱的模塊。但是銅鍵合工藝的難點是需要對芯片表面進行銅金屬化處理，同時需要更高的超聲能量，這有可能傷及IGBT芯片。
引線鍵合技術相對工藝簡單、成本低廉；但也存在缺點，如多根引線并聯的鄰近效應會引起電流分布不均，寄生電感較大會造成較高的關斷過電壓，金屬引線和半導體芯片之間熱膨脹失配會產生熱應力，從而影響使用壽命等。為了規避這些缺點，研究人員開發出其他新型芯片表面互聯技術:直接電極引出和柔性PCB技術。
②貼片互連技術
貼片互連是指將芯片下表面與絕緣襯板焊接在一起的互連工藝。軟釬焊接是常用的貼片焊接工藝，采用焊膏或焊片作為焊料、真空回流焊接工藝，優點是工藝簡單、成本較低。采用軟釬焊工藝的焊接層熔點在220 ℃左右，而混合動力電動汽車中IGBT 芯片可能工作在175 ℃，焊接層熱負荷過重、模塊可靠性低。為此業界開發出了低溫銀燒結貼片互聯工藝，焊料采用納米或微米級銀顆粒。
展開 Chiplet：在芯片“叢林”中披荊斬棘
而英偉達則是發布了一款數據中心專屬CPU——“Grace CPU超級芯片”。該芯片由兩顆CPU芯片組成，其間通過NVLink-C2C技術進行互連，NVLink-C2C技術是一種新型的高速、低延遲、芯片到芯片的互連技術，與Chiplet技術有異曲同工之妙，可支持定制裸片與GPU、CPU、DPU、NIC、SoC實現互連。英偉達CEO黃仁勛表示，與NVIDIA芯片的定制芯片集成既可以使用UCIe標準，也可以使用NVLink-C2C。
蘋果則與臺積電合作開發了UltraFusion封裝技術，也是一種類似Chiplet的技術，能同時傳輸超過1萬個信號，芯片間的互連帶寬可達2.5TB/s，超出了UCIe 1.0的標準。蘋果此前發布的M1 Ultra芯片將兩個M1 Max芯片的裸片，采用UltraFusion封裝技術進行互連，其CPU核心數量增加至20個，而GPU核心數量更是直接增加至64個。M1 Ultra的神經網絡引擎也增加至32核，能夠帶來每秒22萬億次的運算能力。
國內企業不掉隊
Chiplet技術也是中國半導體產業重點發展的賽道之一，我國的阿里巴巴、芯原股份、芯耀輝、芯和半導體、芯動科技、芯云凌、長芯存儲、長電科技、芯來科技、通富微電等企業陸續加入UCIe芯片聯盟中。
長電科技董事、首席執行長鄭力在接受《中國電子報》記者采訪時表示，Chiplet技術是眾多廠商用來在“后道制造”工序中提升集成度的關鍵。在后道制程，或是集成電路成品制造這個環節中的先進制程技術，并不能改變晶圓本身的線寬線距，而是用所謂的Chiplet技術，即采用異構集成技術把多個小芯片集成在一起，并使其集成的密度更高、互聯的密度更高。
展開 大勢所趨的芯片異構
M1 Ultra 針對這個問題使用的互連技術被稱為“UltraFusion”，使用了 10000 多個硅中介層（連接布線）并按原樣連接半導體管芯，而不通過外部電路。采用這種設計，互連部分的數據傳輸速度最高可達 2.5TB/秒。
最重要的是，內置在 M1 Max 中的指令調度程序將指令分配給雙倍的處理內核，并像單個 SoC 一樣運行。由于內存控制器也像集成一樣運行，因此整個內存通道增加了一倍，內存帶寬增加到每秒 800GB。
例如，一個M1Max中內置有10個核心的CPU，但是在連接兩個CPU的情況下增加到20個核心。將程序中的命令用哪個核心來處理，由調度器這個模塊來分配，但是M1Max的調度器假定有20個核心的CPU，指令緩沖區的數量也進行了優化。
英偉達、英特爾與AMD的選擇
英偉達超大規模計算副總裁 Ian Buck 表示：“小芯片和異構計算對于應對摩爾定律放緩至關重要。”
英偉達近日發布的數據中心專屬CPU Grace CPU超級芯片也采用了類似的方式。
該芯片由兩顆CPU芯片組成，其間通過NVLink-C2C技術進行互連。其鏈路的能效最多可比英偉達芯片上的PCIe Gen 5高出25倍，面積效率高出90倍，可實現每秒900GB乃至更高的帶寬。
NVLink-C2C與近日英特爾和臺積電、三星等多家科技廠商發起的UCIe標準有著異曲同工之妙，也是一種新型的高速、低延遲、芯片到芯片的互連技術，可支持定制裸片與GPU、CPU、DPU、NIC、SoC實現互連。
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英偉達連甩20枚AI核彈！800億晶體管GPU、144核CPU來了
NVIDIA超大規模計算副總裁Ian Buck認為：“為應對摩爾定律發展趨緩的局面，必須開發小芯片和異構計算。”
因此，英偉達利用其在高速互連方面的專業知識開發出統一、開放的NVLink-C2C互連技術。
該技術將支持定制裸片與英偉達GPU、CPU、DPU、NIC和SoC之間實現一致的互連，從而通過小芯片構建出新型的集成產品，助力數據中心打造新一代的系統級集成。
NVLink-C2C現已為半定制芯片開放，支持其與NVIDIA技術的集成。
通過采用先進的封裝技術，英偉達NVLink-C2C互連鏈路的能效最多可比NVIDIA芯片上的PCIe Gen 5高出25倍，面積效率高出90倍，可實現每秒900GB乃至更高的一致互聯帶寬。
NVLink-C2C支持Arm AMBA一致性集線器接口（AMBA CHI）協議，或CXL工業標準協議，可實現設備間的互操作性。
當前英偉達和Arm正在密切合作，以強化AMBA CHI來支持與其他互連處理器完全一致且安全的加速器。
NVIDIA NVLink-C2C依托于英偉達的SERDES和LINK設計技術，可從PCB級集成和多芯片模組擴展到硅插入器和晶圓級連接。這可提供極高的帶寬，同時優化能效和裸片面積效率。
除NVLink-C2C之外，NVIDIA還將支持本月早些時候發布的通用小芯片互連傳輸通道UCIe標準。
▲UCIe標準
與NVIDIA芯片的定制芯片集成既可以使用UCIe 標準，也可以使用NVLink-C2C，而后者經過優化，延遲更低、帶寬更高、能效更高。
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展開 盤點2020三維封裝技術創新發展！
半導體產業界都在不斷的去推動先進多芯片封裝架構的發展，更好的滿足高帶寬、低功耗的需求。前面介紹的EMIB、Foveros、Co-EMIB等先進封裝技術僅僅只是物理層面的，除此之外，IO接口技術和互連技術也是實現多芯片異構封裝的關鍵因素。
英特爾表示，公司互連技術的研發主要體現正在三個方向：用于堆疊裸片的高密度垂直互連、實現大面積拼接的全橫向互連、帶來高性能的全方位互連。希望可以實現更高帶寬和低延遲。
2、扇出（Fan-Out）封裝技術
扇出封裝技術相比扇入（Fan-in）封裝，對于芯片I/O數目、封裝尺寸沒有限制，可以進行多芯片的系統封裝；同時晶圓級扇出技術取消了基板和凸點，不需倒裝工藝，具有更薄的封裝尺寸、優異的電性能、易于多芯片系統集成等優點。
英飛凌于2004年推出eWLB（Embedded Wafer Level BGA）就是典型的扇出封裝技術，后來授權給日月光（ASE）、星科金朋（STATS ChipPAC，被長電科技收購）、 Nanium（被Amkor）收購；飛思卡爾（Freescale）幾乎與英飛凌同時提出了類似概念，被稱為RCP技術，2010年授權給Nepes。
應用模塑料扇出的eWLB封裝技術最主要的難點是由于CTE不匹配帶來的翹曲問題，這導致對準精度差、圓片拿持困難。另外芯片在貼片和塑封過程中以及塑封后翹曲導致的位置偏移，對于高密度多芯片互連是一個巨大挑戰。
隨著扇出封裝工藝技術逐漸成熟，成本不斷降低，同時加上芯片工藝的不斷提升，扇出封裝將出現爆發性增長。
2.1 臺積電InFO
扇出封裝最具代表性的是臺積電研發的InFO技術，InFO帶動了整個業界研發三維扇出堆疊技術的熱潮。
展開 寫在硅光技術爆發前夜
Luxtera曾研發世界第一款CMOS光子器件，為最早推出商用級硅光集成產品的廠商之一，2015年發布100GPSM4硅光子芯片;Acacia400G硅光模塊方案主要是將分離光器件集成為硅光芯片的基礎上再與自研DSP電芯片互聯，最終外接激光器進行封裝，已于2020年開始送樣給客戶。
阿里云與Elenion合作推出自研硅光模塊2019年9月宣布推出基于硅光技術的400GDR4光模塊。華為收購英國光子集成公司CIP和比利時硅光子公司Caliopa小型高容量硅光芯片。
二是封裝企業
隨著芯片制程的逐步縮小，摩爾定律正在遇到天花板，其中芯片互連是目前的技術瓶頸之一。
硅光子封裝內集成可以改善延遲、提高帶寬，同時可以顯著降低對功率的需求，使TBps數量級的數據傳輸成為可能。
目前硅光子封裝類技術已經出現廠商開始嘗試使用，如英特爾在高速光纖收發模組上采用硅光子封裝集成。在國內封測巨頭長電科技的布局中，其副總裁陳靈芝曾預測未來封裝技術可能方向是硅光子封裝方向。目前，長電科技已經關注硅光封裝技術。
隨著摩爾定律腳步的放緩，探索新的技術已經成為目前半導體領域的關鍵任務。將光子和集成電路的電子結合在一起，甚至是用光子替代電子形成“片上光互聯”，以實現對現有光模塊產業鏈的重塑，正成為半導體行業數個“顛覆式創新”中的重要方向之一。
展開 智芯文庫 | 晶圓級封裝技術
但是，隨著移動通信、因特網電子商務無線接入系統及藍牙系統與傘球定位系統(GPS)技術的高速發展，手機已成為高密度存儲器最強、最快的增長動力，它正在取代PC成為高密度存儲器的技術驅動，對更低成本、更小外形、更高速的器件性能、更長的電池壽命、更好的散熱、"綠色"工藝和更高的器件可靠性的需求，使得設計人員把目光投向倒裝芯片凸點互連技術，以取代傳統的引線鍵合技術。
鉛錫凸點技術發展的關鍵技術推動力來自持續的器件尺寸緊縮。在130nm技術標準下，約有30%的邏輯芯片需要凸點技術。但是在90 nm技術標準下，這一數據躍升到60%，當發展到了65 nm器件量產制造時，金凸點技術的需求則攀升至80%以上。
WLP以BGA技術為基礎，是一種經過改進和提高的CSP。有人又將WLP稱為晶元級芯片尺寸封裝(WLP-CSP)它不僅充分體現了BGA、CSP的技術優勢，而且是封裝技術取得革命性突破的標志。
晶元級封裝技術采用批量生產工藝制造技術，可以將封裝尺寸減小至IC芯片的尺寸，生產成本大幅度下降，并且把封裝與芯片的制造融為一體，將徹底改變芯片制造業與芯片封裝業分離的局面。
正因為晶元級封裝技術有如此重要的意義，所以，它一出現就受到極大的關注并迅速獲得巨大的發展和廣泛的應用
4.1 凸點下金屬化層(UBM)
在倒裝芯片互連方式中，UBM層是IC上金屬焊盤和金凸點或焊料凸點之間的關鍵界面層。該層是倒裝芯片封裝技術的關鍵因素之一，并為芯片的電路和焊料凸點兩方面提供高可靠性的電學和機械連接。
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