小芯片的案例
如何跑步進入Chiplet時代？
目前，基于小芯片的設計專門用于高端產品，而不是日常設計。即便如此，構建基于小芯片的模型也需要幾個部分。只有少數大公司擁有所需的內部專業知識和能力，其中大部分是專有的。
這將基于小芯片的方法的采用限制在少數人身上。但現在，行業正在努力使基于小芯片的設計更易于訪問。這些努力包括：
ASE、AMD、Arm、谷歌、英特爾、Meta、微軟、高通、三星和臺積電組成了一個新的小芯片聯盟。該小組發布了一種新的開放式裸片到裸片互連規范，使小芯片能夠在封裝中相互通信。
開放域特定架構 (ODSA) 子項目正在對類似技術進行最后的潤色。ODSA 還剛剛發布了一個新的成本分析工具，它有助于確定給定的基于小芯片的設計是否可行。
幾家封裝公司正在開發制造技術，以將基于小芯片的設計投入生產。
小芯片具有挑戰性
通常，要開發基于小芯片的設計，第一步是定義產品。然后，提出的基于小芯片的設計需要幾個部分，例如產品架構、已知良好的芯片 (KGD) 和芯片到芯片的互連。它還需要完善的制造策略。
KGD 是設計中使用的裸片或小芯片。芯片到芯片互連允許小芯片在設計中相互通信。通過開發或采購這些部件，芯片客戶可以開發基于小芯片的設計，至少在紙面上是這樣。
但最大的問題是該設計是否可行或具有成本效益。這可能是一個主要的絆腳石，阻止了對風險不利的芯片客戶考慮小芯片。
為了幫助這里的客戶，ODSA 發布了一個成本分析軟件工具，其中包括開發基于小芯片的設計所涉及的所有可能組件和成本的電子表格。
“沒有通用規則說你應該總是做小芯片，或者你不應該做。這一切都取決于特定的應用程序，”谷歌的Mudasir Ahmad說。“我們需要一個可用于每個應用程序的模型來提供反饋。
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然而，英特爾表示，采用 3D Foveros 封裝生產的芯片與標準單片（單芯片）芯片設計相比具有極強的價格競爭力——在某些情況下甚至可能更便宜。
英特爾將 Foveros 芯片設計為盡可能低的成本，并且仍能實現公司的電氣和性能目標——它是 Meteor Lake 封裝中最便宜的芯片。英特爾尚未共享 Foveros 互連/基礎tile的速度和饋送，但表示這些接口可以在無源配置中以“multiple GHz”運行（該聲明還暗示英特爾已經在開發中的interposer的有源版本） . 因此，Foveros 不會產生任何需要設計折衷的帶寬或延遲限制。英特爾還希望該設計在性能和成本方面都能很好地擴展，這意味著它可以為其他細分市場提供價值優化設計或以性能為導向的變體。
當我們看他們更大的遠景時，我們會看到真正的節省。由于良率問題，隨著行業向更小的節點發展，尤其是單片設計，每個晶體管的前沿節點成本正呈指數級增長。此外，為較小的節點設計新的 IP 塊（如 I/O 接口）并不能為投資帶來太多回報。因此，在“足夠好”的傳統節點上重新使用非關鍵切片/小芯片可以節省時間、成本和開發資源，更不用說簡化測試過程了。
對于單片芯片，英特爾必須連續測試不同的芯片元素，例如內存或 PCIe 接口，這可能是一個耗時的過程。相比之下，英特爾可以同時測試小芯片以節省時間。Foveros 在為特定 TDP 范圍設計芯片方面也具有優勢，因為可以根據設計需要定制不同的小芯片。
如果您認為這些觀點中的大多數聽起來很熟悉，那么您是對的——這些都是推動 AMD 在 2017 年走上小芯片之路的相同因素。AMD 并不是第一個使用基于小芯片的設計的公司，但它是第一個使用這種設計理念設計現代量產芯片的公司，因此英特爾在這項技術上有點晚了。
展開 3D芯片的三種方法
另一個是芯片已經達到了它們的尺寸極限。光刻工具只能圖案化大約 850 平方毫米的區域，這大約是頂級 Nvidia GPU 的大小。
幾年來，片上系統的開發人員已經開始將他們越來越大的設計分解成更小的小芯片，并將它們在同一個封裝內鏈接在一起，以有效增加硅面積及其他優勢。在 CPU 中，這些鏈接大多是所謂的 2.5D，其中小芯片彼此并排設置，并使用短而密集的互連連接。由于大多數主要制造商已就 2.5D 小芯片到小芯片通信標準達成一致，這種集成的勢頭可能只會增長。
但是，要像在同一個芯片上一樣將真正大量的數據傳輸出去，您需要更短、更密集的連接，而這只能通過將一個芯片堆疊在另一個芯片上來實現。面對面連接兩個芯片可能意味著每平方毫米有數千個連接。
它需要大量的創新才能使其發揮作用。工程師必須弄清楚如何防止堆棧中一個芯片的熱量殺死另一個芯片，決定哪些功能應該去哪里以及應該如何制造，防止偶爾出現的壞小芯片導致大量昂貴的啞系統，并處理隨之而來的是一次解決所有這些問題的復雜性。
以下是三個示例，從相當簡單到令人困惑的復雜，展示了 3D 堆疊現在的位置：
AMD 的 Zen 3
AMD 的 3D V-Cache 技術將一個 64 兆字節的 SRAM 緩存 [紅色] 和兩個空白結構小芯片連接到 Zen 3 計算小芯片上。
長期以來，PC 都提供了添加更多內存的選項，從而為超大型應用程序和數據繁重的工作提供更快的速度。
展開 先進封裝競爭進入新階段！
小芯片與SiP
2.5D / 3D和扇出封裝并不是唯一的選擇。另外，有多種方法可以創建定制的先進封裝，即小芯片和SiP。
在小芯片中，客戶可以混合搭配芯片，并將它們連接到一個封裝中?；?em>小芯片的設計可以并入現有的封裝類型或新的體系結構中。
小芯片背后的想法是將較大的單片芯片分解為較小的管芯。據說這可以提高產量并降低成本。UMC技術開發副總裁GC Hung表示：“在許多情況下，可以在小芯片級和最終IC上優化芯片產量?！?SoC設計的小芯片方法使架構師能夠選擇特定的硅技術，該技術最能滿足每個關鍵芯片功能的要求。性能驅動功能可以利用尖端的finFET技術。定制模擬可以在傳統技術上實現，而主流技術可以用于其余的設計?！? 并非所有芯片設計都需要小芯片。對于許多應用而言，現有的軟件包就足夠了。并不是所有的IC供應商都擁有內部開發類似小芯片的設計組件。
仍然有一些公司開發了類似小芯片的設計。較新的版本正在研發中。但是開發這些產品具有挑戰性。例如，如果一個管芯的封裝有缺陷，則該產品可能會失效。
反過來，這需要一個完善的過程控制策略。KLA工業和客戶合作高級總監Chet Lenox表示：“向小芯片架構的轉變在先進封裝中帶來了許多檢查和計量方面的挑戰?！?“首先，隨著越來越多的單個模具被集成，進來的模具質量要求變得越來越嚴格。這甚至在組裝之前就增加了對高度敏感的芯片級檢查，計量和分類的需求。其次，用于小芯片封裝工藝的設備的清潔度要求越來越嚴格，并開始接近我們在前端半導體制造中所使用的設備?！? 除了小芯片，SiP也是可行的解決方案。
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先進封裝競爭進入新階段
小芯片與SiP
2.5D / 3D和扇出封裝并不是唯一的選擇。另外，有多種方法可以創建定制的先進封裝，即小芯片和SiP。
在小芯片中，客戶可以混合搭配芯片，并將它們連接到一個封裝中?；?em>小芯片的設計可以并入現有的封裝類型或新的體系結構中。
小芯片背后的想法是將較大的單片芯片分解為較小的管芯。據說這可以提高產量并降低成本。UMC技術開發副總裁GC Hung表示：“在許多情況下，可以在小芯片級和最終IC上優化芯片產量。” SoC設計的小芯片方法使架構師能夠選擇特定的硅技術，該技術最能滿足每個關鍵芯片功能的要求。性能驅動功能可以利用尖端的finFET技術。定制模擬可以在傳統技術上實現，而主流技術可以用于其余的設計?！? 并非所有芯片設計都需要小芯片。對于許多應用而言，現有的軟件包就足夠了。并不是所有的IC供應商都擁有內部開發類似小芯片的設計組件。
仍然有一些公司開發了類似小芯片的設計。較新的版本正在研發中。但是開發這些產品具有挑戰性。例如，如果一個管芯的封裝有缺陷，則該產品可能會失效。
反過來，這需要一個完善的過程控制策略。KLA工業和客戶合作高級總監Chet Lenox表示：“向小芯片架構的轉變在先進封裝中帶來了許多檢查和計量方面的挑戰?！?“首先，隨著越來越多的單個模具被集成，進來的模具質量要求變得越來越嚴格。這甚至在組裝之前就增加了對高度敏感的芯片級檢查，計量和分類的需求。其次，用于小芯片封裝工藝的設備的清潔度要求越來越嚴格，并開始接近我們在前端半導體制造中所使用的設備?！? 除了小芯片，SiP也是可行的解決方案。
展開 Chiplet：在芯片“叢林”中披荊斬棘
使用小芯片異構集成技術形成的一顆高集成度的異構封裝體(示意圖)
長電科技發布的XDFOI?Chiplet高密度多維異構集成系列工藝量產是通過小芯片異構集成技術，在有機重布線堆疊中介層(RDL Stack Interposer, RSI)上，放置一顆或多顆邏輯芯片(CPU/GPU等)，以及I/O Chiplet 和/或高帶寬內存芯片(HBM)等，形成一顆高集成度的異構封裝體，一方面可將高密度fcBGA基板進行“瘦身”，將部分布線層轉移至有機重布線堆疊中介層基板上，利用有機重布線堆疊中介層最小線寬線距2μm及多層再布線的優勢，縮小芯片互連間距，實現更加高效、更為靈活的系統集成，另一方面，也可將部分SoC上互連轉移到有機重布線堆疊中介層, 從而得以實現以Chiplet為基礎的架構創新，而最終達到性能和成本的雙重優勢。
目前，長電科技XDFOI?技術可將有機重布線堆疊中介層厚度控制在50μm以內，微凸點(μBump)中心距為40μm，實現在更薄和更小單位面積內進行高密度的各種工藝集成，達到更高的集成度、更強的模塊功能和更小的封裝尺寸。同時，還可以在封裝體背面進行金屬沉積，在有效提高散熱效率的同時，根據設計需要增強封裝的電磁屏蔽能力，提升芯片成品良率。
鄭力表示，4納米封裝技術最大的意義在于，使得未來的芯片技術的提升，不僅可以通過在前道工序中縮小芯片本身的線寬線距來達成，還可以通過在后道工序中把芯片“封”的更加精密，來實現芯片性能的提升。這對于芯片后道制作工序而言，是一種考驗，但對于集成電路的異構集成技術的發展而言，則是重要的一步。這也驗證了未來Chiplet技術和異構集成技術在進一步推動集成電路的高密度集成上，會起到越來越重要的作用。
展開 一個傳說中的AMD芯片設計，震驚了讀者
作為單芯片，我認為小芯片設計總體上是有意義的。它在總線連接和數據傳輸或制造工藝方面確實具有優勢，但不同小芯片與特定功能組合的差異留下了改進的空間。在未來結構減少的情況下，您可以適應或期望相當多。3D 堆疊也有優勢，但我認為在某些情況下它會在滿載時引起散熱問題。但你永遠不能說永遠。也許有很好的解決方案可以有效地散發電阻熱量。誰知道呢，也許這幅圖不是白日夢，那將會很酷。
讀者C則表示，好吧，實際上，AMD 不太可能做出這樣的事情。因為這樣的芯片對于移動領域來說效率太低，而且是兩管齊下，即臺式機配5800GX，手機配單片APU，占用了太多的開發能力。特別是因為桌面市場一直在萎縮......
讀者D也擁有和C一樣的觀點，他表示，小芯片設計的空閑功耗比單片 APU 高得多，并且存在的小芯片越多，空閑功耗就越高。無論如何，iGPU 的性能總是受到 RAM 連接的極大限制，因此如果您想要更多，則必須至少購買更大的緩存，因為英特爾已經使用了一段時間的 eDRAM 清楚地表明了這一點。性能的問題是功耗，它也必須遠低于顯卡上的 GPU。
因此，iGPU 的性能永遠不會超過中下水平的產品，然后您必須問自己這一切的意義是什么。在筆記本中，如果性能足夠，功耗遠低于加顯卡。但是，小芯片設計是不可能的，無論如何它在桌面上看起來都不同，因為你與所有顯卡直接競爭，大多數人會問自己，當他們有一個更大緩存的時候，為什么要為 GPU 芯片付費計算機中的顯卡。那些不需要顯卡的人也可以用以前的APU芯片獲得8核和一個iGPU，那么這樣的設計有什么意義呢？
更有意義的是，將一個小的 iGPU 集成到足夠用于 Windows 桌面和觀看 YT 視頻的 I/O 中，然后不玩游戲的人不需要購買顯卡供他們辦公使用并且游戲玩家也會有一個后備解決方案，顯卡應該是壞的。
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但是，隨著后摩爾定律時代的到來，芯片工藝在主路遭遇到了橫眉冷對的原子而南墻乍起，那么三維封裝這一非主流的方式，現在成為一種全新的武器。Chiplet小芯片開始登場。通過眾多小芯片的相互組合，構建出一個系統級的大芯片。
這是一種系統思維，實現各種同構和異構電路的立體集成。更妙的是，它是一種“芯片軟件化”的思路。每個小芯片，都可以看成是某個軟件的一個子函數。這些小芯片，將會以“軟件程序調用”的方式，被搬過來搬過去，進行組合。這種積木式的搭建方式，本質是一種知識復用，每個小芯片都是身懷絕技，經歷了摩爾定律的歷練。
因此小芯片的封裝方式，并不意味著傳統魚鰭狀的場效應晶體管的崩潰。恰恰相反，通過小芯片，可以繼續激發鰭狀管的極限。二者實際是互補的路線。每一個子函數，仍然需要保證是最優算法；每個小芯片，仍然需要是最優制程?！俺侥枴辈⒎鞘谴蛩槟柖闪肀脔鑿?，而是依然要站在摩爾定律高聳的肩膀上才能實現的超越。
高級封裝，并非是簡單封裝的疊加。這不太可能是一個只由傳統下游封裝制造商所能發起的戰斗。這注定是從晶圓加工廠的設計源頭，所發起的qiang聲。無論是高級封裝，還是小芯片，都只能從芯片設計出發。這條路線的基準，大概率只能由芯片制造商來推進，而不是傳統封裝公司。
原子可以變得愉快起來。它們習以為常的平層房屋，將要拔地而起變成高樓大廈。微小的芯片，開始多了許多鄰居。然而，它們也正在進入一個大尺寸空間的宏觀世界。熱、電磁、力等各種不相關的物理疊加效應，就像一股越來越猛的西風一樣穿堂而過，曾經可以被忽略的呼嘯聲變得尖利起來。多物理場效應——這一在宏觀尺寸會表現更明顯的現象，開始對原子新殿堂構成極大的威脅。
展開 觸摸芯片在小功率音箱中的應用
★電源電壓范圍：2.7V～5.5V
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詳解四大芯片互連技術
盡管小芯片的功能是該技術的一個明顯優勢，但采用它們的主要原因是成本效益。當所有功能都在單個芯片上實現時，芯片尺寸會增加，并且不可避免地導致晶圓生產過程中良率的損失。此外，雖然芯片的某些區域可能需要昂貴且復雜的技術，但其他區域可以使用更便宜的傳統 技術來完成。因此，由于芯片無法分離，制造工藝變得昂貴，因此即使只有很小的面積需要精細技術，也要將精細技術應用于整個芯片。然而，小芯片技術能夠分離芯片功能，從而可以使用先進或傳統的制造技術，從而節省成本。
雖然chiplet技術的概念已經存在十多年了，但由于缺乏能夠互連芯片的封裝技術的發展，它并沒有被廣泛采用。然而，芯片到晶圓 (C2W) 混合鍵合的最新進展顯著加速了小芯片技術的采用。C2W 混合鍵合具有多種優勢。首先，它允許無焊料鍵合，從而減少鍵合層的厚度、縮短電氣路徑并降低電阻。因此，小芯片可以高速運行而無需任何妥協——就像單個芯片一樣。其次，通過直接將銅與銅接合，可以顯著減小凸塊上的間距。目前，使用焊料時很難實現 10 微米 (μm) 或更小的凸塊間距。然而，銅對銅直接鍵合可以將間距減小到小于一微米，從而提高芯片設計的靈活性。第三，它提供了先進的散熱功能，這一封裝功能在未來只會繼續變得越來越重要。最后，上述的薄粘合層和細間距影響了封裝的形狀因數，因此可以大大減小封裝的尺寸。
然而，與其他鍵合技術一樣，混合鍵合仍然需要克服挑戰。為了確保穩定的質量，必須在納米尺度上改進顆?？刂疲刂普澈蠈拥钠秸热匀皇且粋€主要障礙。同時，SK海力士計劃使用最高功率的封裝解決方案來開發混合鍵合，以便將其應用于未來的HBM產品。
展開 大勢所趨的芯片異構
2021 年 5 月，中國計算機互連技術聯盟（CCITA）在工信部立項了 Chiplet 標準，即《小芯片接口總線技術要求》，由中科院計算所、工信部電子四院和國內多個芯片廠商合作展開標準制定工作。
如今，距離這個制定工作已經過去了整整十個月，目前相關草案已經出爐，即將進入征求意見的環節，然后再進行修訂，在年前完成技術驗證，在今年年底或者明年初再正式發布。
開放的小芯片生態系統對這一未來至關重要，主要行業合作伙伴可在UCIe聯盟支持下共同努力，實現改變行業交付新產品的方式并繼續兌現摩爾定律承諾的共同目標。
Chiplet，邁出重要一步！
UCIe全稱為“UniversalChiplet Interconnect Express”，旨在芯片封裝層面確立互聯互通的統一標準，以幫助在整個半導體行業建立一個開放的小芯片生態系統。
UCIe是一種分層協議，它指定了物理層、die-to-die適配層和協議層：
最上端的協議層：通過基于流量控制單元（FLIT）的協議實現，確保最大效率和最低延遲，并支持多個主流協議，包括PCIe、CXL以及用戶定義的流協議。
中間的D2D適配層：用于對協議進行仲裁與協商，以及通過裸片間適配器進行連接管理?；谘h冗余檢查（CRC）和重試機制，該層還包括可選的錯誤糾正功能。
最下面的物理層（PHY）：規定了與封裝介質的電氣接口，是電氣/模擬前端（AFE）、發射器/接收器以及邊帶通道在兩個裸片之間進行參數交換與協商的層級。邏輯PHY可實現連接初始化、訓練和校準算法，以及測試和修復功能。
UCIe標準的推出對行業帶來的最大影響在于，促進Chiplet從“清談”向“實操”邁進，從“各家各戶自說自話”向“組隊廝殺邁進”。巨頭們正在合力搭建起了統一的Chiplet互聯標準，讓終端使用者打造SoC芯片時，可以自由搭配來自多個廠商生態系統中的小芯片零件，這將加速推動開放的Chiplet平臺發展，并橫跨x86、Arm、RISC-V等架構和指令集。
上文提到，目前幾乎所有這些基于小芯片的設計的共同點是它們都是在一家公司內完成的。但理想的情況是，每個人都希望能夠帶著他們的超市購物車去小芯片商店（Chiplet store），從貨架上挑選他們想要的小芯片，然后能夠組裝一個系統級封裝（SiP) 來工作。
展開 如何解決中小客戶的芯片供應鏈數字化難題？
資料來源：WSTS
特別是廣大中小企業，他們主要集中對現貨的需求，訂單以研發、打樣、試產或小批量生產訂單為主，訂單零散，通常會面臨價格高、搜尋與溝通成本高、假貨（含翻新貨）不易識別、難以一站式購齊等問題，行業迫切需要供應鏈信息透明化、質量標準規范化、服務協同高效化。此外，電子產業中小企業，在產品設計、研發打樣、小批量試產、元器件采購、批量生產等環節，需要對接多家供應商/服務商，無法形成組合最優解，效率低。
資料來源：中國半導體行業協會
十余年前，云漢芯城創始團隊就觀察到中小電子制造企業采購環節的痛點，為打破電子元器件采購環節信息不對稱，重塑電子元器件供應鏈的傳統服務模式，2011年云漢芯城www.ickey.cn作為具有行業引領意義的電子元器件垂直電商正式上線。經過十一年發展，云漢芯城利用互聯網、物聯網、大數據與算法等技術，從單一的電子元器件線上采購發展成一站式線上商城與電子制造協同“互聯網+”平臺，為電子行業的海量中長尾客戶提供高效優質供應鏈服務。
本篇內容將對云漢芯城數字化技術發展進行詳細介紹，展現云漢芯城作為產業互聯網運用現代信息技術和數字化手段對產業鏈上下游的數字化升級和再造，以及對傳統行業的優化和賦能，從而實現各節點效率提升，助力電子產業數字化轉型。
展開 Chiplet技術帶來的新“四化”
今天，在一平方毫米的硅片上可集成的器件數量輕松超過一億只，主流芯片都集成了百億量級的晶體管。
同構集成技術的發展已經如此成熟，同樣不可避免地會經歷走向終結的過程，在同構集成逐漸成熟并難以再持續發展的過程中，人類必須尋找一種新的集成方式來延續，這就是異構集成。
異構集成中有一個重點概念我們需要理解，這就是Chiplet，Chiplet意為小芯片，就是將現有的大芯片切割成小芯片，然后再進行集成。為什么要將大芯片切割成Chiplet，這就是我們下面要講述的Chiplet技術帶來的新“四化”。
除了大芯片切割為Chiplet，芯片上的器件數量也不再以指數方式增長，也就是摩爾定律終將走向終結。筆者認為：
“器件將以多種方式集成，系統空間內的功能密度將持續增長”。
關于摩爾定律的終結、系統空間、功能密度等詳細內容請參看即將出版的新書《基于SiP技術的微系統》。
Chiplet技術的出現帶來了芯片設計的新變化，我們簡單描述為：
IP芯片化、集成異構化、集成異質化、IO增量化，
簡稱為新“四化”。
Chiplet技術
Chiplet顧名思義就是小芯片，我們可以把它想象成樂高積木的高科技版本。首先將復雜功能進行分解，然后開發出多種具有單一特定功能，可進行模塊化組裝的“小芯片”（Chiplet），如實現數據存儲、計算、信號處理、數據流管理等功能，并以此為基礎，建立一個“小芯片”的集成系統。
簡單來說，Chiplet技術就是像搭積木一樣，把一些預先生產好的實現特定功能的芯片裸片（die）通過先進的集成技術封裝在一起形成一個系統級芯片，而這些基本的裸片就是Chiplet。
Chiplet芯片可以使用更可靠和更便宜的技術制造。較小的硅片本身也不太容易產生制造缺陷。
展開 小家電LED驅動數顯驅動控制器芯片VK1650
產品品牌：永嘉微電/VINKA
產品型號：VK1650
封裝形式：SOP16/DIP16
產品年份：新年份
概述：VK1650是一種帶鍵盤掃描電路接口的 LED 驅動控制專用芯片，內部集成有數據鎖存器、LED 驅動、鍵盤掃描等電路。SEG腳接LED陽極，GRID腳接LED陰極，可支持8SEGx4GRID的點陣LED顯示。最大支持7x4按鍵。本芯片性能穩定質量可靠，抗干擾能力強，適用于24小時長期連續工作的應用場合。采用SOP16、DIP16的封裝形式。Z103+367
特點
? 工作電壓 3.0-5.5V
? 內置 RC振蕩器
? 8個SEG腳，4個GRID腳
? Q.2.8.8.5.2.1.8.9.6.6
? SEG腳只能接LED陽極，GRID腳只能接LED陰極
? 7x4矩陣按鍵（按鍵顯示復用需硬件電路配合）
? 2線串行接口
? 8級整體亮度可調
? 沈.生.1.3.5.5.4.7.4.4.7.0.3
? 內置顯示RAM為8x4位
? 內置上電復位電路
? 封裝SOP16(150mil)(9.90m × 3.90mm PP=1.27mm)
DIP16 (19.10mm x 6.35mm PP=2.57mm)
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