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信號完整性概念信號設(shè)計(jì)核心問題損耗阻抗串?dāng)_均衡器設(shè)計(jì)中的挑戰(zhàn)Ansys信號完整性方案信號完整性分析的基本流程層疊設(shè)計(jì)導(dǎo)體蝕刻&粗糙度材料設(shè)計(jì)傳輸線設(shè)計(jì)阻抗

此外，還必須提及一些與電源完整性密切相關(guān)的問題。信號完整性應(yīng)對的是PCB信號保真度問題，電源完整性則應(yīng)對發(fā)送和接收這些信號的組件的電源的質(zhì)量問題。影響信號完整性的阻抗、電感和衰減問題在電源完整性中也發(fā)揮著一定作用。此外，對某一方面進(jìn)行調(diào)整可能會(huì)對另一方面產(chǎn)生負(fù)面影響，因此工程師改進(jìn)設(shè)計(jì)時(shí)需要對這兩者進(jìn)行仿真和測量。為什么信號完整性很重要？

該嵌入式集成基于Fusion 360的Ansys電子數(shù)據(jù)庫（EDB）導(dǎo)出功能，可輕松連接Ansys Electronics Desktop，并讓信號完整性/電磁（SI/EMI）分析人員能夠繼續(xù)對產(chǎn)品的電磁性能進(jìn)行詳細(xì)的仿真以及生成報(bào)告。

在此示例中，Ansys Circuit和INTERCONNECT用于對2.5D集成光收發(fā)器進(jìn)行電光信號完整性仿真。該收發(fā)器由通過interposer層連接的電集成電路(EIC)和光子集成電路(PIC)組成。Ansys Circuit用于對信號路徑的電學(xué)部分進(jìn)行建模，INTERCONNECT用于對光學(xué)部分進(jìn)行建模。單向信號傳輸用于連接信號路徑的電學(xué)部分和光學(xué)部分。

上面PCB板的右上角，不僅走直角不止，拐彎后，線寬還變小了，會(huì)造成信號反射問題，影響信號完整性。關(guān)于信號完整性設(shè)計(jì)，也可以參考此 文： 信號反射問題與相關(guān)電路設(shè)計(jì)技巧 。 本文跟大家探討一下關(guān)于高頻/高速信號的走線拐角角度問題。

目前，基于Cadence公司SQ的板級與系統(tǒng)級互連仿真已經(jīng)在廣泛應(yīng)用，在硬件設(shè)計(jì)流程中引入了SI/PI/EMI的仿真分析環(huán)節(jié)。信號完整性與電源完整性分析做的較成功的PCB，電磁兼容性（EMC）也明顯改善。

從 PCB 到 Sign-off，端到端全自動(dòng) DDR 驗(yàn)證平臺。以流程自動(dòng)化為核心，大幅加速仿真設(shè)置、規(guī)避常見錯(cuò)誤、高效調(diào)度仿真任務(wù)，并輸出全面且高價(jià)值的仿真結(jié)果。信號完整性（SI）對于高速電子設(shè)計(jì)十分關(guān)鍵，可確保高速數(shù)據(jù)和雙倍數(shù)據(jù)速率（DDR）存儲器接口實(shí)現(xiàn)準(zhǔn)確可靠的傳輸。

研究背景隨著電子系統(tǒng)（如服務(wù)器、交換機(jī)、AI加速卡）傳輸速率不斷提升（如PCIe Gen5/6、DDR5、112G SerDes等），信號在PCB上傳輸時(shí)面臨更大的完整性挑戰(zhàn)，包括：■高頻損耗增加；■串?dāng)_與反射加??；■時(shí)序裕度縮??；■EMI問題突出。

抖動(dòng)、EMI及其對信號完整性的影響，可通過電源和接地電路中各點(diǎn)隨時(shí)間變化的電壓以及信號電路中的眼圖來測量和分析。使用仿真測量和分析電源完整性當(dāng)PCB或IC封裝設(shè)計(jì)完成后，技術(shù)團(tuán)隊(duì)?wèi)?yīng)開始使用數(shù)字模型來評估電源完整性。由于這非常依賴于幾何結(jié)構(gòu)，比較好的做法是，先開展PDN的電熱設(shè)計(jì)仿真。首先，團(tuán)隊(duì)成員應(yīng)對仿真系統(tǒng)最高功率需求的運(yùn)行情況，并計(jì)算電源和地平面上的壓降。

在HARMAN的座艙環(huán)境中實(shí)施DDR5是一項(xiàng)復(fù)雜的任務(wù)，因此在沒有信號完整性（SI）仿真的情況下，很難對布局充滿信心，而這主要是由于高速傳輸速率和所涉及的SI約束的復(fù)雜性。極高的數(shù)據(jù)速率加上設(shè)計(jì)不良的電路板會(huì)產(chǎn)生不必要的干擾，這可能會(huì)導(dǎo)致數(shù)據(jù)傳輸完全中斷，最終發(fā)生故障。

（圖片來源Ansys網(wǎng)站） ◆ Mentor HyperLynx SI基于IBIS或是SPICE模型評估并行（如DDR）及高速串行總線的信號完整性，包括過沖，下沖， 振鈴，非單調(diào)性， 符號間干擾等等。優(yōu)化信號的拓?fù)浣Y(jié)構(gòu)并分析信號間的串?dāng)_，結(jié)合仿真結(jié)果對設(shè)計(jì)提供最優(yōu)的改善措施。通過時(shí)域或頻域的方式評估互連狀態(tài)以確保信號低誤碼率的有效傳輸。

此外，建議研究函數(shù)化調(diào)整技術(shù)，盡管信號完整性規(guī)范和標(biāo)準(zhǔn)中缺乏機(jī)制的限制，但函數(shù)化調(diào)整技術(shù)仍然非常有效。

一、電源完整性分析的重要性 在高速數(shù)字系統(tǒng)中，電源完整性直接關(guān)聯(lián)到信號的完整性、系統(tǒng)的穩(wěn)定性和能效。電源網(wǎng)絡(luò)中的任何波動(dòng)或噪聲都可能引起信號質(zhì)量的惡化，導(dǎo)致數(shù)據(jù)傳輸錯(cuò)誤、系統(tǒng)崩潰甚至硬件損壞。因此，在設(shè)計(jì)初期就進(jìn)行詳盡的電源完整性分析，預(yù)測并解決潛在問題，是確保產(chǎn)品成功的關(guān)鍵步驟。

導(dǎo)讀： 豐田、通用用V&V技術(shù)替代了80%以上的真實(shí)碰撞試驗(yàn)；NASA Ares-IX火箭憑借完整的仿真驗(yàn)證流程，以過去型號1/3的資金完成發(fā)射。在CAE行業(yè)，一個(gè)殘酷的現(xiàn)實(shí)是：沒有經(jīng)過驗(yàn)證的仿真模型，沒有任何價(jià)值。本文系統(tǒng)拆解仿真驗(yàn)證與確認(rèn)（Verification & Validation）的核心算法、計(jì)算特征、工具鏈，并給出支撐V&V全流程的高性能工作站配置方案。

（2）Ansys解決方案 考慮芯片性能，對芯片、封裝和PCB板進(jìn)行整體仿真優(yōu)化； 準(zhǔn)確提取封裝和PCB板上的電磁場參數(shù)； 協(xié)同進(jìn)行系統(tǒng)級信號完整性和電源完整性等仿真； 結(jié)合Ansys強(qiáng)大的多物理場求解功能，進(jìn)行系統(tǒng)級散熱和封裝、板級的結(jié)構(gòu)可靠性仿真等。

隨著大屏顯示技術(shù)的不斷演進(jìn)，大尺寸顯示屏不僅朝著高分辨率、高刷新率方向快速發(fā)展，且因屏幕尺寸持續(xù)增大，需要同時(shí)驅(qū)動(dòng)的多顆 Display IC數(shù)量，這使得高速信號鏈路的信號完整性（SI）和電源完整性（PI）問題日益突出。本論文基于Ansys仿真平臺，針對大尺寸屏的高速信號鏈路LVDS接口進(jìn)行系統(tǒng)性仿真分析。