信號完整性概念

信號設計核心問題

損耗

阻抗

串擾

均衡器

設計中的挑戰

Ansys信號完整性方案

信號完整性分析的基本流程

層疊設計

導體蝕刻&粗糙度

材料設計

傳輸線設計

阻抗

W model

過孔建模與優化

信號線整個通道參數提取

無源鏈路規范要求及分析（10G-BASE-KR為例）

規范IEEE 802.3 2015 Section5中Annex 69B Interconnect characteristics定義了背板架構的無源鏈路設計要求：

? IL (Insertion Loss)

? RL (Return Loss)

? ILD (Insertion Loss Deviation)

? ICR (Insertion Loss to Crosstalk Ratio)

無源鏈路的相應的曲線，必須滿足在設計指標之內。

無源鏈路TDR分析

? TDR用于觀察無源鏈路的阻抗變化，可以快速定位無源鏈路中需要優化的位置

? 在Circuit 中進行TDR分析非常方便，內置TDR Source，無需手動編輯公式或插入函數

搭建系統電路圖

求解參數設置

查看結果

DDRwizard仿真工具介紹

DDR仿真分析工作向導

‐ 基于網絡名稱自動識別信號網絡：DQ, DQS, CLK and ADDR lines

‐ 可通過改變延遲使data, strobe and clock 等信號同步

‐ 支持讀寫模式分析設置

‐ 支持IBIS corner (fast/slow/typical) 分析設置

深圳市優飛迪科技有限公司成立于2010年，是一家專注于產品開發平臺解決方案與物聯網技術開發的國家級高新技術企業。

十多年來，優飛迪科技在數字孿生、工業軟件尤其仿真技術、物聯網技術開發等領域積累了豐富的經驗，并在這些領域擁有數十項獨立自主的知識產權。同時，優飛迪科技也與國際和國內的主要頭部工業軟件廠商建立了戰略合作關系，能夠為客戶提供完整的產品開發平臺解決方案。

優飛迪科技技術團隊實力雄厚，主要成員均來自于國內外頂尖學府、并在相關領域有豐富的工作經驗，能為客戶提供“全心U+端到端服務”。