ESD的案例
這6種ESD保護方法，經常在PCB布局中使用！
用于ESD保護的VIA布局
如果無法實現理想的布局，可接受的折中方案是按以下方式將 ESD 電流強制流向 TVS：雖然這種布線對于 ESD 保護來說并不完美，但如果沒有其他選擇，也可以采用這個方式。
使用VIAS妥協路由
4、放置ESD 抑制器
選擇與電路電氣特性兼容的 ESD 抑制器后，下一個需要考慮的是放在哪里。放置時應使 IC 在發生 ESD 時接收到盡可能低的電壓浪涌。
對于中頻信號和典型的 ESD 脈沖，PCB 走線就像電感一樣，意味著它們的阻抗隨頻率 (ωL) 增加。帶有 TVS 二極管的電路現在如下所示：
線路電感對 ESD 的影響
從上圖中我們可以清楚的看到，當L2>>L1時，二極管會快速觸發。這也意味著大部分電流將被引導離開受保護線路，L2 還將耗散留在受保護線路上的任何 ESD。
這意味著我們需要將 TVS 二極管放置在盡可能靠近可能發生 ESD 的位置。ESD 抑制器連接到線路或地的電感應該最小。ESD脈沖的能量隨著走線長度的增加而降低，因此ESD抑制器與被保護IC之間的走線長度應盡可能長。
5、ESD 源和抑制器之間正確添加過孔
如果 ESD 源和抑制器之間有過孔，過孔也會導致耦合到未受保護的線路。理想情況下，ESD 源和抑制器之間不應有任何過孔，因為它會增加線路的長度，從而導致線路上的電感增加。這有兩個不利影響：
會增加被保護線路中的ESD脈沖能量
會通過 EMI 增加未受保護的線路產生的信號
如果工程師沒有其他辦法，必須要添加過孔，那么就必須要確保保護線和抑制器在PCB的同一個側，且源極在過孔后連接保護線（下圖中的案例一）。
展開 【原創干貨】一文搞懂ESD器件在PCB設計當中的作用
如上圖是我們在電路中最常見的處理靜電的防護電路，給接口器件添加esd進行接地。
1）當我們的系統沒有受到干擾時，電路正常工作，ESD器件可以忽略，幾乎不起作用
2）當外部接口電壓超過ESD器件的擊穿電壓（VBR）,ESD器件開始起作用，并將電流分流到地。
對于ESD，我們應該如何進行一個選型呢？
ESD主要分為四類：TVS二極管、壓敏電阻、MLCC、ESD抑制器，各個器件的應用場景也不太一樣，我們最常用的esd器件就是tvs二極管了。
1）工作電壓，
選擇ESD器件應該選擇系統工作電壓小于ESD器件的工作電壓（VRWM），例如系統是0~5V，那么我們應該選擇工作電壓（VRWM）大于5V的TVS。
2）信號類型
單向ESD器件和雙向ESD器件的選擇，雙向ESD器件可以通過正負擊穿電壓（VBR）的信號，而單向ESD器件只可以通過正擊穿電壓（VBR）的信號，如果通過負的就會造成ESD器件擊穿。
展開 實戰經驗：PCB板的ESD保護電路設計
為了消除靜電釋放(ESD)對電子設備的干擾和破壞,需要采取多種技術手段進行防范。
在PCB板的設計當中,可以通過分層、恰當的布局布線和安裝實現PCB的抗ESD設計。在設計過程中,通過預測可以將絕大多數設計修改僅限于增減元器件。通過調整PCB布局布線,能夠很好地防范ESD。以下是一些常見的防范措施。
幾種典型的通用ESD保護電路
CAN Bus保護
數據線及接口保護
分享個人的ESD保護9大措施
最近在做電子產品的ESD測試，從不同的產品的測試結果發現，這個ESD是一項很重要的測試：如果電路板設計的不好，當引入靜電后，會引起產品的死機甚至是元器件的損壞。以前只注意到ESD會損壞元器件，沒有想到，對于電子產品也要引起足夠的重視。
ESD，也就是我們常說的靜電釋放(Electro-Static discharge)。從學習過的知識中可以知道，靜電是一種自然現象，通常通過接觸、摩擦、電器間感應等方式產生，其特點是長時間積聚、高電壓(可以產生幾千伏甚至上萬伏的靜電)、低電量、小電流和作用時間短的特點。對于電子產品來說，如果ESD設計沒有設計好，常常造成電子電器產品運行不穩定，甚至損壞。
展開 化工人一定要了解儀表安全等級Esd和SIS的區別！
ESD 是SIS的一部分，算是比較重要的組成部分 SIS=ESD+ 中間連線+現場儀表或者執行機構。
ESD叫SIS是不太合理的叫法
現在很多項目要求SIS系統達到SIL3，光是ESD達到SIL3是不夠，還需要現場的儀表達到該等級，并且構成的整個控制回路達到SIL3.
ESD 剛進入國內的時候應該是ICS做得好，后來是HONEYWELL，然后是康吉森代理的triconex，2000以后HIMA才進來。最近好像triconex和HIMA的 市場份額要多點吧。
另外ITCC是康吉森提出的叫法，由于跟IEC61508和11里面的內容有點沖突，據說現在設計院又開始改叫CCS了。參考電力系統ETS+DEH模式，我個人認為，壓縮機控制還是控制和保護分開的好，采用 ESD+調速+防踹就練油廠的PCS（過程控制系統）情況來說，整個練油廠綜合控制系統由DCS，ESD，CCS，MMS及CGTCS組成，DCS承擔控制的核心。Esd（Emergency Shutdown Device）------緊急停車系統（包括SOE），獨立于DCS系統，是SIS（SIS, safety instrumented system）:安全儀表系統主要組成在工藝發生危險狀況時，對管線及設備緊急的關啟，實現保護。在設計上從系統結構及通訊方式上與DCS不同，采用三選二（2-o-o-3 voting）Triconex系統及HART 通訊方式，與DCS進行以太網通訊。為保證全廠協調安全運行，ESD系統還需和CCS（壓縮機控制系統），MMS（機器監視系統），CSTCS（燃氣輪機控制系統），及MCC（電機控制中心）通訊，完成安全保護要求。
SIS是安全儀表系統，ESD屬于SIS的一部分。
展開 
保護IGBT和MOSFET免受ESD損壞
當一個物體接近帶高強電荷的物體或高能量的ESD時發生感應起電。
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+
ESD對功率MOSFET的危害
故障模式
功率MOSFET最大的運行優勢之一是：當達到ESD超高輸入電阻時（典型值> 4 x 109 ohms)，它會關閉。功率MOSFET的柵極可以視為一個低電壓（HEXFET器件電壓為+ 20V）低泄露的電容。如圖1所示，電容器極板主要由硅柵極和源極金屬化形成。電容器介質是氧化硅柵極絕緣。
圖 1. HEXFET 基本結構
當柵源電壓高到跨過柵介質時，MOSFET發生ESD損壞。此時柵氧化層上的微孔被燒壞，器件永久性損壞。如同任何電容，必須給功率MOSFET的柵極充電以便達到特定的電壓。更大的器件有更大的電容，電壓每上升一伏也需要更多的電荷，因此比較小的MOSFET更不容易遭受ESD損壞。同樣，靜電放電一般不會產生突發性失效，除非柵源電壓超出額定最大值的2到3倍。
圖2a是典型的ESD損傷場景。這個場景是將人體模型（HBM)充電到700V，然后再放電到器件的柵極所產生的損傷。在將裸片表層從多晶硅剝離后，用掃描電子顯微鏡放大5000倍拍攝了該照片。圖2b顯示在剝離之前，裸片表面無任何可視性損傷。圖2a的實際損傷直徑僅為8微米。ESD損傷表現出的電氣癥狀是柵極和源極之間的低電阻或齊納效應，施加的電壓小于±20伏。
造成ESD損傷所需的電壓至少為1000 V（具體大小取決于芯片尺寸）。這是由于承載電荷的體二極管的電容大大低于MOSFET的Ciss，因此當電荷轉移時，所產生的電壓就會遠低于原始電壓。
靜電場也會損壞功率MOSFET。雖然故障模式是ESD，但MOSFET的損壞是因為將FET的未保護柵極放置在電暈放電路徑中引起的。
展開 ESD增強型器件推動超高頻放大器在汽車電子中的應用
當參考電壓為100 V時，被用來作為對ESD來說具有器件體積小和靈敏度更高的低噪聲晶體管，而當電壓達到5,000 V時，則被用作較舊式的，較低性能的大體積晶體管。DUT被認為是一種評定特殊ESD等級的方式，即在電壓值為VREF的時候，它能經受得住這些測試的考驗，且其性能沒有下降，也沒有出現故障。盡管ESD測試如今也可能用到晶片上芯片等級的評定上，但作為代表的是其已在封裝器件中得以使用。作為一種對人體標準可供選擇的方法，傳輸線脈沖測量(TLP)經常被用來估計ESD的容限。
一個ESD 脈沖最好被理解成器件內部的一個急劇電流波動。對于第一階的近似值來說，假設在器件經歷這個電流波動期間整個事件發生的非?？煲灾劣跓崃慷紒聿患皞鞑ズ拖牡脑?，它就是有效的。結果，由ESD感應電流波動引起的溫度上升與電流密度的平方成正比，而且電流密度存在一個極限值，超過這個值實際上就會使器件中的硅熔化。
事實上，硅材料的融化會導致器件故障。由于電流密度是導致器件故障的關鍵一條，所以具有較大發射極邊緣面或面積的晶體管就比小一些的更耐用。與普遍看法相反，在集電極-發射極之間的擊穿電壓VCEO與其阻抗和ESD損壞并沒有相互關系。
為了提高耐用性，RF集成電路設計師們已經開發了ESD內部保護結構，用來幫助保護ESD靈敏的RF輸入和輸出端免受有害ESD事件的影響。但比較遺憾的是這些保護結構也在RF端加入了寄生電容，電感和損耗，因此導致其性能下降，同時也使得這種結構不適合與分立器件(對性能要求更高)一起使用。
在一個像雙極晶體管這樣的三引腳器件中，經由器件的任意兩個引腳一共有六種可能的方式來應用ESD 脈沖，而未使用的器件引腳仍然是開路(未連接)。通常當ESD 脈沖反方向接在PN結兩端的時候晶體管最容易損壞。而依賴于特殊半導體工藝技術，集電極-基極結通常是微弱的連接在RF晶體管上。
展開 PCB板“ESD保護電路設計”9大措施
幾種典型的通用ESD保護電路
CAN Bus保護
數據線及接口保護
分享個人的ESD保護9大措施
最近在做電子產品的ESD測試，從不同的產品的測試結果發現，這個ESD是一項很重要的測試：
如果電路板設計的不好，當引入靜電后，會引起產品的死機甚至是元器件的損壞。
以前只注意到ESD會損壞元器件，沒有想到，對于電子產品也要引起足夠的重視。
ESD，也就是我們常說的靜電釋放(Electro-Static discharge)。
從學習過的知識中可以知道，靜電是一種自然現象，通常通過接觸、摩擦、電器間感應等方式產生，其特點是長時間積聚、高電壓(可以產生幾千伏甚至上萬伏的靜電)、低電量、小電流和作用時間短的特點。
對于電子產品來說，如果ESD設計沒有設計好，常常造成電子電器產品運行不穩定，甚至損壞。
展開 干貨｜關于靜電ESD防護，我們怎樣才能免遭毒手
靜電釋放Electro-Static Discharge (ESD)
對于設備外部的靜電，我們要把它堵在外面，在入口的地方用TVS(Transient Voltage Suppressor)管，把靜電泄放到機殼上。另一方面，對于已經進入設備的靜電，要把它緩慢釋放掉，緩慢釋放掉，緩慢釋放掉，重要的事情要說三遍。對于電路板設計，下面是比較常用的處理方式：
ESD Protection - 04
ESD Protection - 05
電路板最外側是一圈保護地，通常用螺絲固定到金屬外殼，外殼再通過低電阻的導線連接至大地。這樣外部的靜電直接被泄放到大地，不會對內部電路板上的器件產生任何傷害。內部的信號地，就是我們電路信號的參考地，通過1M歐姆電阻連接至保護地，它可以把電路板信號地上積累的靜電緩慢釋放掉，電路板上的其它電路可以先把靜電釋放到信號地。1nF的電容，對信號地到保護地提供一個高頻的通路，電路板上通過高頻輻射感應產生的能量，可以通過它釋放到地。
看到這里我們可能會有兩個疑問：為什么保護地要留個缺口呢？我們為什么不把信號地直接和保護地連起來呢？這樣不是靜電更容易泄放到大地嗎？
第一個問題，如果把缺口連上，保護地就會成為一個環形的回路，如果有電磁場以垂直電路板的方向通過，則會在此回路中感應出電流，對電路板來說就是強干擾。對于通過空間傳播的電磁輻射干擾來說，最怕的就是電路板上存在電流可以流動的回路。如果我們留心，可以看到電路板上的保護地，如晶振周圍的保護地(Guard Ring)，也不是封閉起來的一圈，而是會留出缺口。
第二個問題，對于一些設備，如果有良好導電的金屬外殼，外部沒有長導線，信號地直接接機殼也是可以的。比如我們家里的電腦，主板上的地線就是直接連到機殼的。
展開 直播推薦 |新一代FinFET SoC設計的熱、EM和ESD可靠性簽核
課程內容：
本次網絡研討會將重點介紹如何使用Ansys可靠性簽核方案為FinFET工藝下的SoC設計提供全面的熱、EM和ESD可靠性簽核分析。包含基于Ansys Totem及Redhawk-SC平臺的從標準單元庫、數?；旌螴P、數字SoC到封裝和系統級別的熱分析，以及考慮了熱效應的EM簽核分析，還將介紹基于Ansys PathFinder平臺的從IO、IP、SoC到封裝和系統級別的ESD完整性簽核分析。
課程簡介：
采用新一代FinFET技術的SoC設計具有眾多優勢，如更低的漏電流、更高的性能、更小的封裝面積、更大的集成度等。鑒于這些優勢，越來越多的高性能SoC選擇使用FinFET工藝，并廣泛地應用在移動通信、5G、高性能計算、AI和ADAS等領域。然而FinFET工藝也給設計人員帶來更多地可靠性挑戰，如更高電流密度引起的更高溫度、自發熱、電遷移（EM）和靜電放電（ESD）等?？煽啃栽O計已經成為FinFET工藝下SoC設計的關鍵考慮因素，設計人員需要在設計中的每一個階段對熱、EM和ESD進行準確的簽核分析，以確保最終產品的質量和可靠性。
Ansys和主流代工廠在FinFET先進工藝下合作定義了完整的多物理場可靠性簽核方案，支持從IP到SoC到封裝和系統的整個設計流程中進行熱、EM和ESD仿真，找到設計中的缺陷，提供準確的簽核分析，保障產品一次流片成功。
培訓時間：
2020年10月20日（周二） 16:00~ 17:00
主講講師：
楊晨
點擊圖片或點擊報名鏈接報名：http://event.31huiyi.com/1909637972/index?c=jishulink
展開 報名 | 大型SoC全芯片的ESD簽核詳解
Ansys于2022年正式推出基于Seascape分布式大數據架構的新一代SoC全芯片ESD簽核平臺Pathfinder-SC，可幫助計劃、驗證和簽核，以及全芯片SoC設計的完整性和ESD的穩健性。
4月19日，『大型SoC全芯片的ESD簽核詳解』網絡研討會即將上線，本次會議主要介紹Pathfinder-SC的產品特點及如何使用Pathfinder-SC進行SoC全芯片的ESD簽核，歡迎SoC后端設計工程師，SoC ESD設計工程師預約本次活動了解更多詳情。
時間
4月19日（星期二），16:00-17:00
講師介紹
成捷 | Ansys半導體事業部技術支持經理
Ansys半導體事業部技術支持經理，主要負責Totem/PathFinder/Helic等產品的支持。對模擬及混合信號設計的功耗、電源完整性、可靠性及電磁串擾等問題有較全面的理解和豐富的經驗。
展開 干貨｜電容能抗多大的ESD？
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在一些電源和低速信號線上，電容也會用來抗ESD，電容能抗多大的ESD電壓呢？
ESD耐性和電容量有什么關系呢？
TVS或者說ESD器件在制造過程中，可能會觸發ESD事件，發生損壞，這些事件可以用三個模型來進行模擬。
1. Human Body Model，簡稱HBM，人體模型，模擬人體靜電放電時的測試。
2. Machine Model，簡稱MM，機械模型，模擬機械靜電放電時的測試。
3. Charged Device Model，簡稱CDM，充電設備模型，模擬帶電設備靜電放電時的測試。
圖片來自TI培訓
回到正題，HBM一般有兩種測試規格，一種是IEC61000-4-2標準，一種是AEC-Q200-002。
IEC61000-4-2標準是針對ESD靜電放電抗擾度實驗的，ESD測試分為空氣和接觸測試兩種，需要用到靜電q，如下給出了靜電q或者說靜電發生器的電路簡圖。
靜電發生器內部電路簡圖
Rc為充電電阻，Cd為充電電容，Rd為放電電阻，簡單的工作原理就是：充電開關開，放電開關關，直流高壓電源通過Rc對Cd充電；充電開關關，放電開關開，Cd儲存電荷對被測設備釋放。
IEC61000-4-2會比AEC-Q200-002更常用，差別在于Rd阻值不同。
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RS瑞森半導體-PCB LAYOUT中ESD的對策與LLC方案關鍵物料選型分享
接上一篇：關于 LAYOUT通用原則在LLC系列方案中提升穩定性的應用做分享，本篇對LAYOUT中ESD的對策及瑞森LLC系列方案做設計時，關鍵物料選型事項繼續做分享。
一、PCB LAYOUT中ESD的對策
（一）PCB LAYOUT的關鍵中的重點：功率回路經過正確的路徑回流。
（二）在不同電位的兩個銅箔之間，尤其是高壓側與低壓側的間距需要大于或等于P，如下公式：P 〉0.015*(VA-VB)。
其中P：ESD安全放電間距（mm）；(VA-VB)：兩點間電壓（V）。（如圖位置一）
（三）在共模電感兩端或安規電容兩端加ESD放電銅箔，采用雙放電銅箔可以有效提升放電效果，如果長期持續ESD放電則會導致銅箔鈍化，則建議采用放電管放電。尖端銅箔設計：尖端銅箔必須是銳角（重點），尖尖相對。（如圖位置二）
（四）PCB LAYOUT 銅箔走線采用圓弧狀倒角可減少EMC干擾與異常尖端放電。
展開 4/19 大型SoC全芯片的ESD簽核詳解
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時間
4月19日（星期二），16:00-17:00
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課程內容：
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培訓時間：
2020年10月20日（周二） 16:00~ 17:00
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展開 電子產品ESD分析你做好了嗎？
靜電放電(Electrostatic discharge, ESD)對于電子設備、器件來說是一種近場干擾源,ESD給電子設備、器件帶來的干擾或損壞問題日益嚴重。近年來,國內外報道由靜電放電導致的衛星失控,火箭發射失敗,飛機失事等惡性事故多達數十起。
在干燥環境中靜電放電（ESD）現象是普遍存在的，而且靜電荷可以聚集成上萬伏特的危險靜電源。一旦形成放電賄賂，有事瞬間會形成幾十甚至上百安培的電流脈沖，這種放電過程往往在納秒量級完成，同時伴有強烈的快帶電磁輻射。所以，靜電放電不僅可以通過傳導途徑對敏感設備釋放能量，而且可以通過空間電磁輻射場把能量傳輸到附近設備上，從而對敏感設備造成干擾或損傷。
以計算機主機為例，主機機箱接手靜電放電電磁脈沖能量后，造成微處理器內寄存器內容發生變化，或程序指令中部分存儲比特變化，導致程序進入死循環。靜電放電的尖峰干擾使計算機輸入或輸出瞬態錯誤信號，造成錯誤信號在系統內或超出系統進行通信，并通過互連進行錯誤信息的傳遞。同時，由于靜電放電的電磁干擾，存在存儲器內數據發生變化。
為進一步研究靜電放電對產品的危害，提高產品對靜電放電的防護能力，元王采用CST軟件對某機箱產品進行了靜電放電效應的仿真研究。
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