芯片異構的案例
大勢所趨的芯片異構
開放的小芯片生態系統對未來至關重要。
在摩爾定律驅使下，芯片發展的目標永遠是高性能、低成本和高集成。隨著單芯片可集成的晶體管數量越來越多，工藝節點越來越小，隧穿效應逐漸明顯，漏電問題越發凸顯，導致頻率提升接近瓶頸，為進一步提升系統性能，芯片由單核向多核系統發展。
在后摩爾時代，先進工藝的研發成本過高，而市場需求變化又太快，導致應用碎片化嚴重，很難確保一顆大而全的芯片可以成功覆蓋所有需求，而過高的研發成本和因Die面積過大造成的良率下降也導致芯片成本大幅飆升。為延續摩爾定律，采用多芯片異構集成的方式取代單一大芯片，以確保在可接受的成本下進一步提升集成度和性能，因此芯片系統也逐漸演進到眾核異構系統。
什么是芯片互聯技術
進入到眾核時代，各大廠商不約而同的采用了多Die擴展的技術路線。
展開 芯課程第三講 | 加速創新：異構多芯片系統中的數字設計實現
隨著系統復雜度和性能需求的提升，傳統單芯片設計已無法滿足高帶寬、低功耗要求。Multi-Die設計成為行業趨勢，推動先進封裝技術快速發展。在新思科技芯課程系列中，1月30日「加速創新：異構多芯片系統中的數字設計實現」主題即將上線。
本課程深入解析Multi-Die的核心方法，包括架構探索、封裝選擇、互連規劃及多物理場分析。依托新思科技Multi-die解決方案，實現從可行性分析到簽核的統一流程，涵蓋3D堆疊、自動化 TSV 與微凸點規劃、互連路由及熱、功率、信號完整性驗證，助力打造高性能、低功耗的下一代系統。
時間：1 月30日（星期五），14:00–15:00
地點：線上直播
講師簡介：
樊恩辰 | 新思科技資深應用工程師
畢業于南京大學，擁有10年行業經驗，深耕芯片設計技術支持，在Multi-die架構探索與實現方面具備豐富實踐。
參與方式：微信掃碼免費報名
展開 1.30直播預告丨加速創新：異構多芯片系統中的數字設計實現
<p class="ql-align-justify"><strong>1月30日，</strong>新思科技芯課程4.0<strong>「加速創新：異構多芯片系統中的數字設計實現」</strong>正式開講！本次芯課程將聚焦多芯片設計核心方法，依托新思科技 Multi-die 解決方案，詳解從架構探索到簽核的全流程技術，助力打造高性能低功耗下一代系統。</p><p class="ql-align-justify"><strong>時間</strong>：1 月 30 日（星期五），14:00-15:00</p><p class="ql-align-justify"><strong>地點</strong>：線上直播</p><p><strong>講師簡介：</strong></p><p><strong style="color: rgb(25, 25, 25);">樊恩辰| 新思科技資深應用工程師</strong></p><p>畢業于南京大學，擁有10年行業經驗，深耕芯片設計技術支持，在Multi-die架構探索與實現方面具備豐富實踐。
展開 系統和芯片架構正在走向異構世界
多年來，芯片制造商已經采取了很多措施來跟上摩爾定律的步伐，包括增加更多內核、在內核中驅動線程，以及利用加速器。但是Peng說，使系統更快更好不僅要通過處理器技術實現，而且要通過架構實現。架構有其自身的挑戰，特別是功率和密度，而這也限制了性能。
Peng說：“在過去的40年里，計算主要集中在CPU和微處理器上。從2000年開始，摩爾定律開始失效。從2010年開始，事情開始向異構系統發展，計算被劃分為通用處理器和固定的硬件加速器。它可能是GPU或MPU，當然還有ASIC的復興，特別是在機器學習方面?！?機器學習和其他新工作任務，以及聯網智能設備的激增（數以百億計，正在向數千億計激增）正在推動對芯片技術的新一輪投資，以及對可配置和可修改的硬件平臺的需求。異構架構設計將是推動性能向前發展的關鍵。Peng表示：“對于機器學習和所有連網的設備和系統，你無法讓它們固定不變，因為你無法預測在部署時需要滿足的所有需求，而且你不想通過改變物理器件來完成設備的功能。這種不僅能夠在軟件層面進行更改，而且能夠在硬件層面遠程更改大型智能設備的概念正在變得越來越強大，為了實現未來的構想，這是絕對需要的?！?在Hot Chips會議上，Peng和Xilinx的其他人員在演講中談到了公司即將推出的產品，包括即將推出的自適應計算加速平臺（ACAP）和7nm“Everest”SoC。Xilinx在3月份首次討論了ACAP，雖然在Hot Chips會議上沒有進行深入探討（很可能會在10月份的Xilinx開發者論壇上進行），但Peng確實花了一些時間論述。Xilinx表示，ACAP將為公司目前16nm FPGA的機器學習推理帶來20X的性能，為5G網絡帶來4X的性能。Everest SoC將于今年晚些時候在臺積電7nm工藝試產。
展開 
異構加速計算崛起，不應只是關注計算芯片
從（國內）芯片公司的角度，不想&也不愿去考慮用戶可能需要面對多個異構機器編寫應用程序。但這是市場需要的，這種革命性的想法，只會來自于第三方。????????
我知道Codeplay 今年被intel全資收購了。但國內有這樣的公司生存的土壤嗎？像澎峰科技、一流科技這樣的從事基礎軟件研發的公司，是近年中國少有的火苗，如果他們都不能生存，中國的計算產業有能有什么希望？也希望投資者別去扭曲這種小而美的軟件企業，去幫助他們，大家一起獲得成功。
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異構將成超算主流，Habana的AI專用芯片顯威力
Gaudi和Goya兩類芯片中比較典型的技術積累在于整形處理方面的能力，這是Habana專有的IP技術。通過整形的技術既保證了性能的提升，同時又保證了整個模型訓練和推理之后的準確性。因此，如果把兩個芯片能配合在一塊使用，可以在整形應用上給客戶帶來更好的性能體驗。
自動駕駛系統設計的那些底層軟件開發中的重點解讀
因此，如果能夠搭建一種“超異構計算芯片”融合包含xPU的所有功能子項，那將是智駕系統架構的福音。
這里我們將對這類新型芯片進行詳細介紹。
“超異構處理器”，顧名思義可以認為是由CPU、GPU、各類DSA以及其他各類處理器引擎共同組成的，CPU、GPU和DPU整合重構的一種全系統功能融合的單芯片解決方案。
那么這類超異構處理器到底能對自動駕駛系統底層軟件帶來哪些好處呢？
首先，超異構處理器的融合策略有利于計算資源的充分整合，進一步提升數據計算效率。因為相比于需要三芯片實現異構計算的方案，這種超異構融合系統，將內部功能劃分和交互統一構建，可以顯著降低彼此功能和交互的各種掣肘。
其次，對于自動駕駛系統來說，其計算過程中的大部分場景（80%-90%）都是相對輕量級場景，通過超異構實現的單個芯片計算策略通過Chiplet加持以及多DIE單芯片的方式，實現重量級場景的覆蓋，完全可以cover住幾乎全部的通用場景。因此，在其復雜度和系統規模中均實現較好的反饋。
最后，超異構計算單元實際是一個整合多類芯片的大的芯片集合，同時在電路設計中最大程度的簡化其外圍邊緣件設計，實際是最大程度的減少了BOM表的數量。因此，對于芯片成本可以得到大幅降低。
實際上，當前已有部分芯片供應商已經在這類芯片設計中，實現了類超異構芯片的設計能力。這家供應商就是TI的TDA4 系列芯片。
如下圖所示表示了當前被各家自動駕駛玩家鐘愛的TDA4 VM芯片，實際的內部架構可以看出，其設計上，已經將包含CPU（A72、R5F）、DPU（C7x）、GPU、主MCU等。這種雜糅式集成實際可看成簡單的超異構芯片。
展開 Chiplet：在芯片“叢林”中披荊斬棘
使用小芯片異構集成技術形成的一顆高集成度的異構封裝體(示意圖)
長電科技發布的XDFOI?Chiplet高密度多維異構集成系列工藝量產是通過小芯片異構集成技術，在有機重布線堆疊中介層(RDL Stack Interposer, RSI)上，放置一顆或多顆邏輯芯片(CPU/GPU等)，以及I/O Chiplet 和/或高帶寬內存芯片(HBM)等，形成一顆高集成度的異構封裝體，一方面可將高密度fcBGA基板進行“瘦身”，將部分布線層轉移至有機重布線堆疊中介層基板上，利用有機重布線堆疊中介層最小線寬線距2μm及多層再布線的優勢，縮小芯片互連間距，實現更加高效、更為靈活的系統集成，另一方面，也可將部分SoC上互連轉移到有機重布線堆疊中介層, 從而得以實現以Chiplet為基礎的架構創新，而最終達到性能和成本的雙重優勢。
目前，長電科技XDFOI?技術可將有機重布線堆疊中介層厚度控制在50μm以內，微凸點(μBump)中心距為40μm，實現在更薄和更小單位面積內進行高密度的各種工藝集成，達到更高的集成度、更強的模塊功能和更小的封裝尺寸。同時，還可以在封裝體背面進行金屬沉積，在有效提高散熱效率的同時，根據設計需要增強封裝的電磁屏蔽能力，提升芯片成品良率。
鄭力表示，4納米封裝技術最大的意義在于，使得未來的芯片技術的提升，不僅可以通過在前道工序中縮小芯片本身的線寬線距來達成，還可以通過在后道工序中把芯片“封”的更加精密，來實現芯片性能的提升。這對于芯片后道制作工序而言，是一種考驗，但對于集成電路的異構集成技術的發展而言，則是重要的一步。這也驗證了未來Chiplet技術和異構集成技術在進一步推動集成電路的高密度集成上，會起到越來越重要的作用。
展開 半導體設備未來走勢預測
2022 Semicon 的會議探討了光刻縮小和其他方法（例如與 3D 結構和小芯片的異構集成）將如何使設備密度和功能不斷增加。
在 Semicon 期間，Lam Research 宣布與領先的化學品供應商 Entegris 和 Gelest（三菱化學集團旗下公司）合作，為 Lam 用于極紫外 (EUV) 光刻的干式光刻膠技術制造前體化學品。EUV，尤其是下一代高數值孔徑 (NA) EUV，是推動半導體微縮的關鍵技術，可在未來幾年實現小于 1nm 的特征。
Lam 的副總裁 David Fried 在一次演講中表明，干式（由小金屬有機單元組成）與濕式光刻膠相比，可以提供更高的分辨率、更寬的工藝窗口和更高的純度。對于相同的輻射劑量，干式光刻膠顯示出較少的線路塌陷，因此產生的缺陷較少。此外，使用干式光刻膠可將浪費和成本降低 5-10 倍，并將每個晶圓通過所需的功率降低 2 倍。
來自 ASML 的 Michael Lercel 表示，高數值孔徑 (0.33 NA) 現在正在生產用于邏輯和 DRAM，如下所示。轉向 EUV 減少了額外的工藝時間和多重圖案化的浪費，以實現更精細的特征。
該圖顯示了 ASML 的 EUV 產品路線圖，并展示了下一代 EUV 光刻設備的尺寸。
SEMI 預測 2022 年和 2023 年半導體設備需求強勁，以滿足需求并減少關鍵組件的短缺。LAM、ASML 的 EUV 開發將推動半導體特征尺寸低于 3nm。小芯片、3D 芯片堆棧和向異構集成的轉變將有助于推動更密集、功能更強大的半導體器件。
展開 半導體設備未來走勢預測
2022 Semicon 的會議探討了光刻縮小和其他方法（例如與 3D 結構和小芯片的異構集成）將如何使設備密度和功能不斷增加。
在 Semicon 期間，Lam Research 宣布與領先的化學品供應商 Entegris 和 Gelest（三菱化學集團旗下公司）合作，為 Lam 用于極紫外 (EUV) 光刻的干式光刻膠技術制造前體化學品。EUV，尤其是下一代高數值孔徑 (NA) EUV，是推動半導體微縮的關鍵技術，可在未來幾年實現小于 1nm 的特征。
Lam 的副總裁 David Fried 在一次演講中表明，干式（由小金屬有機單元組成）與濕式光刻膠相比，可以提供更高的分辨率、更寬的工藝窗口和更高的純度。對于相同的輻射劑量，干式光刻膠顯示出較少的線路塌陷，因此產生的缺陷較少。此外，使用干式光刻膠可將浪費和成本降低 5-10 倍，并將每個晶圓通過所需的功率降低 2 倍。
來自 ASML 的 Michael Lercel 表示，高數值孔徑 (0.33 NA) 現在正在生產用于邏輯和 DRAM，如下所示。轉向 EUV 減少了額外的工藝時間和多重圖案化的浪費，以實現更精細的特征。
該圖顯示了 ASML 的 EUV 產品路線圖，并展示了下一代 EUV 光刻設備的尺寸。
SEMI 預測 2022 年和 2023 年半導體設備需求強勁，以滿足需求并減少關鍵組件的短缺。LAM、ASML 的 EUV 開發將推動半導體特征尺寸低于 3nm。小芯片、3D 芯片堆棧和向異構集成的轉變將有助于推動更密集、功能更強大的半導體器件。
展開 芯課程第五講 | Multi-Die設計中的芯片-封裝-系統協同多物理場分析
但異構芯片集成與復雜互連架構，催生了電源完整性（PI）、信號完整性（SI）、熱學、力學應力等多物理場的強耦合效應，傳統單物理域仿真方法已難以滿足多芯片系統驗證的精度與效率要求。隨著新思科技完成對Ansys的整合，其提供的多物理場芯片-封裝-系統（CPS）仿真技術，可實現Multi-Die設計的跨域協同分析，完成電，熱，結構的聯合仿真。
新思科技芯課程將在年后迎來第五講，也是首期系列課程的收官之作：「Multi-Die設計中的芯片-封裝-系統協同多物理場分析」，探討如何基于高精度芯片模型，幫助用戶優化多芯片設計的SIPI/熱/機械可靠性性能。歡迎大家報名參會，也可前往觀看往期課程點播內容：
Multi-Die設計：引爆系統創新的下一場革命
UCle加速高性能Multi-Die設計
加速創新：異構多芯片系統中的數字設計實現
業界領先的新思科技Multi-Die簽核解決方案
2/27 Multi-Die設計中的芯片-封裝-系統協同多物理場分析（正在報名中）
時間：2 月27日（星期五），14:00–15:00
地點：線上直播
講師簡介：
褚正浩 | 新思科技EBU ACE總監
現任新思科技中國電磁產品技術支持總監，專注為客戶規劃電磁產品，構建芯片＋封裝+系統協同仿真方案及能力。加入新思科技前，任職于 Cadence 北方區技術支持，負責信號完整性、電源完整性及電磁兼容的技術支持與能力建設。
掃碼立即報名參會
展開 
芯課程 | Multi-Die設計中的芯片-封裝-系統協同多物理場分析
但異構芯片集成與復雜互連架構，催生了電源完整性（PI）、信號完整性（SI）、熱學、力學應力等多物理場的強耦合效應，傳統單物理域仿真方法已難以滿足多芯片系統驗證的精度與效率要求。隨著新思科技完成對Ansys的整合，其提供的多物理場芯片-封裝-系統（CPS）仿真技術，可實現Multi-Die設計的跨域協同分析，完成電，熱，結構的聯合仿真。
新思科技芯課程將在年后迎來第五講，也是首期系列課程的收官之作：「Multi-Die設計中的芯片-封裝-系統協同多物理場分析」，探討如何基于高精度芯片模型，幫助用戶優化多芯片設計的SIPI/熱/機械可靠性性能。歡迎大家報名參會，也可前往觀看往期課程點播內容：
Multi-Die設計：引爆系統創新的下一場革命
UCle加速高性能Multi-Die設計
加速創新：異構多芯片系統中的數字設計實現
業界領先的新思科技Multi-Die簽核解決方案
2/27 Multi-Die設計中的芯片-封裝-系統協同多物理場分析（正在報名中）
時間：2 月27日（星期五），14:00–15:00
地點：線上直播
講師簡介：
褚正浩 | 新思科技EBU ACE總監
現任新思科技中國電磁產品技術支持總監，專注為客戶規劃電磁產品，構建芯片＋封裝+系統協同仿真方案及能力。加入新思科技前，任職于 Cadence 北方區技術支持，負責信號完整性、電源完整性及電磁兼容的技術支持與能力建設。
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技術鄰簡介：
技術鄰專注于工科技術社區，從最早的CAE技術社區（中國CAE聯盟）發展而來，在CAE領域有20年的教學和咨詢服務經驗。
展開 智芯文庫 | 一文讀懂異構集成與異構計算
HeteroStructure Integration
HeteroStructure Integration（異構集成）主要指將多個不同工藝節點單獨制造的芯片封裝到一個封裝內部，以增強功能性和提高性能，可以對采用不同工藝、不同功能、不同制造商制造的組件進行封裝。例如將不同廠商的7nm、10nm、28nm、45nm的小芯片通過異構集成技術封裝在一起。
這里主要以硅材質的芯片為主，工程師可以像搭積木一樣，在芯片庫里將不同工藝節點的Chiplet小芯片通過異構集成技術組裝在一起。
HeteroMaterial Integration
HeteroMaterial Integration（異質集成）是指將不同材料的半導體器件集成到一個封裝內，可產生尺寸小、經濟性好、靈活性高、系統性能更佳的產品。
如將Si、GaN、SiC、InP生產加工的芯片通過異質集成技術封裝到一起，形成不同材料的半導體在同一款封裝內協同工作的場景。
過去，出于功耗、性能、成本等因素的考慮，集成首先在單片上實施，例如SoC。近些年，由于摩爾定律日益趨緩，單片集成的發展受到了一些影響。得益于先進封裝與芯片堆疊技術的創新，設計人員可以將系統集成至單個封裝內形成SiP，這就推進了異構異質集成的發展。
下圖所示 Intel 的Co-EMIB技術就屬于典型的異構集成技術。
今天，Heterogeneous Integration 異構異質集成主要是指封裝層面（Package Level）的集成，其概念出現的歷史并不長，是在近十年間隨著先進封裝技術的興起而日益受到業界的重視，并逐漸發展為電子系統集成中最受關注的環節。
展開 異構集成 與 異構計算
HeteroStructure Integration
HeteroStructure Integration（異構集成）主要指將多個不同工藝節點單獨制造的芯片封裝到一個封裝內部，以增強功能性和提高性能，可以對采用不同工藝、不同功能、不同制造商制造的組件進行封裝。例如將不同廠商的7nm、10nm、28nm、45nm的小芯片通過異構集成技術封裝在一起。
這里主要以硅材質的芯片為主，工程師可以像搭積木一樣，在芯片庫里將不同工藝節點的Chiplet小芯片通過異構集成技術組裝在一起。
HeteroMaterial Integration
HeteroMaterial Integration（異質集成）是指將不同材料的半導體器件集成到一個封裝內，可產生尺寸小、經濟性好、靈活性高、系統性能更佳的產品。
如將Si、GaN、SiC、InP生產加工的芯片通過異質集成技術封裝到一起，形成不同材料的半導體在同一款封裝內協同工作的場景。
過去，出于功耗、性能、成本等因素的考慮，集成首先在單片上實施，例如SoC。近些年，由于摩爾定律日益趨緩，單片集成的發展受到了一些影響。得益于先進封裝與芯片堆疊技術的創新，設計人員可以將系統集成至單個封裝內形成SiP，這就推進了異構異質集成的發展。
下圖所示 Intel 的Co-EMIB技術就屬于典型的異構集成技術。
今天，Heterogeneous Integration 異構異質集成主要是指封裝層面（Package Level）的集成，其概念出現的歷史并不長，是在近十年間隨著先進封裝技術的興起而日益受到業界的重視，并逐漸發展為電子系統集成中最受關注的環節。
展開 John Glossner：新一代異構計算正在成為人工智能的加速引擎，中國是全球異構計算生態的重要一
如果按照馬云的觀點，數據是人工智能的生產資料，計算是人工智能的生產力，那么異構計算就是提升人工智能生產力的引擎。
9月17日，在2018世界人工智能大會的主論壇上，全球異構系統架構（HSA）聯盟主席John Glossner博士發表了《面向人工智能的新一代異構計算標準》的演講。John Glossner在演講中以華夏芯（北京）通用處理器技術有限公司的異構多核處理器平臺為例，介紹了最新的人工智能芯片的設計趨勢。他還表示，中國是全球異構計算生態的重要一環。異構計算是一種將不同指令架構的計算單元（例如傳統的CPU、GPU、DSP、還有創新的TPU、DLA等）融合在一起、實現高效協同運行的計算技術。如果說傳統架構的芯片是一種燒汽油的引擎，那么異構計算的芯片就是一種混合動力引擎，甚至新能源引擎。
John Glossner主席認為，大量人工智能應用的出現，如無人駕駛、機器視覺、智能手機等等，對于人工智能的發動機——芯片，提出了非常高的要求，包括性能、功耗、成本、應用開發等等。芯片既是人工智能持續增長的動力引擎，又是人工智能規?；逃玫乃懔ζ款i。面對大數據、人工智能對計算性能的爆發式需求，各種創新的神經網絡算法及相應的計算實現架構層出不窮，之前的傳統芯片設計架構已經難以滿足應用對計算能力的需求。正因為如此，不僅眾多創新的芯片公司，甚至包括亞馬遜、百度這些互聯網公司都在開始設計新架構的人工智能芯片。異構計算這種將傳統與創新架構融合、通用和專用計算協同的技術路徑，非常好地滿足了人工智能芯片不僅要性能好、成本低，還要可演進、易開發的設計理念。因此，業界的共識是新一代異構計算架構是未來人工智能芯片設計創新的主要突破口。
異構計算并不是全新的概念，但由于產品設計難度大、生態系統需要重新構建等挑戰，在過去很長一段時間里一直處在不斷演進當中。
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