封裝工藝的案例
SIP封裝工藝流程
六、結(jié)束語(yǔ)
系統(tǒng)級(jí)封裝技術(shù)已經(jīng)成為電子技術(shù)研究新熱點(diǎn)和技術(shù)應(yīng)用的主要方向之一，SIP封裝工藝作為SIP封裝技術(shù)的重要組成部分，值得從事相關(guān)技術(shù)行業(yè)的技術(shù)人員和學(xué)者進(jìn)行研究和學(xué)習(xí)，引線鍵合和倒裝焊作為系統(tǒng)級(jí)封裝的兩種工藝，各有其特點(diǎn)和優(yōu)勢(shì)，需要根據(jù)具體生產(chǎn)要求進(jìn)行選擇。
干貨 | SIP封裝工藝流程
5.2封裝基板的設(shè)計(jì)規(guī)則
從封裝基板常規(guī)制程來(lái)看，封裝基板的生產(chǎn)與常規(guī)的PCB加工很類似，只是在要求上更為嚴(yán)格，規(guī)則的要求更為具體，需要更薄的疊層，更細(xì)的線寬線距以及更小的孔，具體參數(shù)各個(gè)板廠略有差異。
5.3封裝基板的制程
常規(guī)的封裝基板的制程與普通PCB的加工方法大體一致，但是目前為了滿足封裝基板的精細(xì)化要求出現(xiàn)了減成法、辦減成法以及積層法等加工方法。
5.4基板的表面處理
在興城電氣圖形之后，需要在焊盤處進(jìn)行表面處理，形成所需要的鍍層，表面處理的作用主要有兩方面，第一是提高焊盤處的抗氧化能力，第二是提高韓判處的焊接能力并改善焊盤的平整度，一般的PCB表面處理方式主要有：熱風(fēng)整平；有機(jī)可焊性保護(hù)涂層；化學(xué)鎳金；電鍍金。
目前封裝基板表面處理主要使用化學(xué)鎳金和電鍍金，金作為一種貴金屬，具有良好的可焊性、耐氧化性、抗蝕性、接觸電阻小、合金耐磨性好等優(yōu)點(diǎn)
化學(xué)鎳金：
化學(xué)鎳金是采用金鹽及催化劑在80~100℃的溫度下通過(guò)化學(xué)反應(yīng)析出金層的方法進(jìn)行涂覆的，成本比電鍍低，但是難以控制沉淀的金屬厚度，表面硬并且平整度差，不適合作為采用引線鍵合工藝封裝基板的表面處理方式。
電鍍鎳金：
電鍍是指借助外界直流電的作用，在溶液中進(jìn)行電解反應(yīng)，是導(dǎo)電體（例如金屬）的表面趁機(jī)金屬或合金層。電鍍分為電鍍硬金和軟金工藝，鍍硬金與軟金的工藝基本相同，槽液組成也基本相同，區(qū)別是硬金槽內(nèi)添加了一些微量金屬鎳或鈷或鐵等元素，由于電鍍工藝中鍍層金屬的厚度和成分容易控制，并且平整度優(yōu)良，所以在采用鍵合工藝的封裝基板進(jìn)行表面處理時(shí)，一般采用電鍍鎳金工藝，鋁線的鍵合一般采用硬金，金線的鍵合一般都用軟金。
展開 基于Hypermesh的Flip-Chip封裝工藝對(duì)電子器件的可靠性研究
圖4 清洗干凈條件下模型的位移場(chǎng)示意圖
圖5 未清洗干凈條件下模型的位移場(chǎng)示意圖
圖6 清洗干凈條件下Soleder的等效塑性應(yīng)變
圖7 為清洗干凈條件下Soleder的等效塑性應(yīng)變
五、結(jié)論
本文對(duì)在Flip-Chip封裝工藝中，對(duì)真空回流焊后Solder清洗干凈條件下與未清洗干凈條件下的器件建立了兩種有限元分析模型，載荷為電子可靠性試驗(yàn)中的溫度循環(huán)載荷。有限元分析結(jié)果表明，相對(duì)于清洗干凈條件下，未清洗干凈中Solder的最大塑性應(yīng)變較大，同時(shí)壽命大大降低，電子器件的可靠性也大大降低。因此，F(xiàn)lip-Chip回流焊后的清洗工藝對(duì)器件的可靠性有很大的影響。在Flip-Chip封裝工藝中，需要完善清洗工藝，確保Solder表面處無(wú)雜質(zhì)，使underlfill充滿Solder的周圍。
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圖4 清洗干凈條件下模型的位移場(chǎng)示意圖
圖5 未清洗干凈條件下模型的位移場(chǎng)示意圖
圖6 清洗干凈條件下Soleder的等效塑性應(yīng)變
圖7 為清洗干凈條件下Soleder的等效塑性應(yīng)變
五、結(jié)論
本文對(duì)在Flip-Chip封裝工藝中，對(duì)真空回流焊后Solder清洗干凈條件下與未清洗干凈條件下的器件建立了兩種有限元分析模型，載荷為電子可靠性試驗(yàn)中的溫度循環(huán)載荷。有限元分析結(jié)果表明，相對(duì)于清洗干凈條件下，未清洗干凈中Solder的最大塑性應(yīng)變較大，同時(shí)壽命大大降低，電子器件的可靠性也大大降低。因此，F(xiàn)lip-Chip回流焊后的清洗工藝對(duì)器件的可靠性有很大的影響。在Flip-Chip封裝工藝中，需要完善清洗工藝，確保Solder表面處無(wú)雜質(zhì)，使underlfill充滿Solder的周圍。
展開 
半導(dǎo)體封裝工藝為什么要測(cè)量氮?dú)浠旌蠚怏w中的氫氣濃度？
在半導(dǎo)體技術(shù)快速發(fā)展的背景下，封裝工藝已成為影響電子器件性能和可靠性的關(guān)鍵環(huán)節(jié)。它不僅為脆弱的芯片提供物理保護(hù)，還承擔(dān)著電氣連接、散熱與環(huán)境隔離等重要功能。在這一復(fù)雜而精密的制造過(guò)程中，多種工藝氣體被廣泛應(yīng)用，其中氮?dú)浠旌蠚庖蚱洫?dú)特的物化特性，成為多個(gè)封裝工序中不可或缺的氣體材料。
然而，氫氣的易燃易爆屬性也為生產(chǎn)安全帶來(lái)嚴(yán)峻挑戰(zhàn)。如何在高效利用氮?dú)浠旌蠚獾耐瑫r(shí)，嚴(yán)格控制氫濃度、預(yù)防泄漏與燃爆風(fēng)險(xiǎn)，已成為半導(dǎo)體封裝企業(yè)必須面對(duì)的核心安全問(wèn)題。
一、氮?dú)浠旌蠚怏w在半導(dǎo)體封裝工藝中的關(guān)鍵應(yīng)用
氮?dú)浠旌蠚馔ǔＳ傻獨(dú)猓∟?）和氫氣（H?）按特定比例配制而成。氮?dú)饣瘜W(xué)性質(zhì)穩(wěn)定，常用于形成惰性氣氛，防止高溫工藝中的氧化現(xiàn)象；而氫氣具有較強(qiáng)的還原性，可有效去除芯片表面的氧化層，改善金屬層質(zhì)量及焊接效果。兩者結(jié)合，在多個(gè)封裝環(huán)節(jié)發(fā)揮協(xié)同作用。
芯片焊接保護(hù)
在芯片與基板通過(guò)焊料連接的過(guò)程中，需在高溫環(huán)境下進(jìn)行，此時(shí)芯片金屬表面極易氧化，導(dǎo)致虛焊或連接強(qiáng)度下降。通入適當(dāng)比例的氮?dú)浠旌蠚怏w，可形成局部還原性氣氛，抑制氧化并提高焊點(diǎn)浸潤(rùn)性，從而顯著提升焊接良率與器件可靠性。
退火工藝
封裝過(guò)程中的退火處理用于釋放晶圓內(nèi)部應(yīng)力、穩(wěn)定金屬薄膜結(jié)構(gòu)。氮?dú)浠旌蠚庠诖诉^(guò)程中既作為保護(hù)氣氛防止二次氧化，也借助氫氣的還原能力進(jìn)一步清除殘留氧化物，提升界面質(zhì)量。
化學(xué)氣相沉積（CVD）
在某些介質(zhì)層或鈍化層的化學(xué)氣相沉積工藝中，氮?dú)浠旌蠚饪勺鳛榉磻?yīng)氣源或載氣。通過(guò)調(diào)控氫氮比例，可影響成膜速率、結(jié)構(gòu)與成分，從而制備出如氮化硅等高品質(zhì)薄膜。
表面處理與清洗
在封裝前道工序中，晶圓或芯片表面可能吸附有機(jī)物、微?；蜃匀谎趸瘜?，使用含氫的混合氣體可實(shí)施還原性清洗，恢復(fù)金屬表面活性，提高后續(xù)工藝的兼容性。
展開 IC芯片封裝測(cè)試工藝流程
Introduction of IC AssemblyProcess
IC封裝工藝簡(jiǎn)介
文章來(lái)源：半導(dǎo)體封裝工程師之家
精華，去糟粕，重基礎(chǔ)，促創(chuàng)新
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2025大賽優(yōu)秀作品 | 基于Ansys的XDFOI晶圓級(jí)封裝工藝的翹曲模擬與實(shí)驗(yàn)驗(yàn)證
作品名稱：基于Ansys的XDFOI晶圓級(jí)封裝工藝的翹曲模擬與實(shí)驗(yàn)驗(yàn)證
Warpage Simulation and Experimental Validation of The X-Dimension Fan-Out Integration-Bridge Wafer Level Packaging Process
作者： 程健 | JCET專家工程師
關(guān)鍵詞：advanced package, bridge die chip, wafer level packaging, warpage simulation, element birth and death method, viscoelastic material model
作者說(shuō)
Simulating chip packaging mechanics with Ansys has deepened my understanding of Thermo-Mechanical coupling effects. The software's ability to model solder joint fatigue, complicate process warpage of 2.5D wafer, drop and vibration test etc. that align with experimental data well. I really appreciate Ansys provides user-friendly tools to enable complicated simulations in the field of chip packaging.
展開 默克通過(guò)開發(fā)原子層沉積（ALD）前驅(qū)體對(duì)應(yīng)柔性O(shè)LED薄膜封裝工藝
在柔性O(shè)LED的核心技術(shù)——薄膜封裝（TFE）工藝中，默克導(dǎo)入了原子層沉積（ALD）方法，以替代傳統(tǒng)的化學(xué)氣相沉積（CVD）方法。
根據(jù)韓媒Sisajournal報(bào)道，據(jù)顯示行業(yè)8月27日消息，默克公司已成功開發(fā)了一種適用于ALD工藝的前驅(qū)體，并將其應(yīng)用于柔性O(shè)LED的薄膜封裝過(guò)程中。據(jù)悉，這種新方式實(shí)現(xiàn)了極高的異物檢測(cè)精度，接近零檢測(cè)率。
與普通的剛性O(shè)LED相比，柔性O(shè)LED對(duì)面板的柔韌性有更高要求，因此采用聚酰亞胺（PI）基板替代傳統(tǒng)的玻璃基板，通過(guò)層層堆疊無(wú)機(jī)膜和有機(jī)薄膜來(lái)實(shí)現(xiàn)薄膜封裝。這種結(jié)構(gòu)不僅賦予了面板彎曲的能力，還增強(qiáng)了其耐用性和靈活性。
現(xiàn)有的無(wú)機(jī)膜使用了通過(guò)CVD方法形成的前驅(qū)體。前驅(qū)體是指在顯示屏和半導(dǎo)體工藝中用于堆疊薄膜的沉積過(guò)程中的基礎(chǔ)材料。然而，隨著顯示屏技術(shù)的不斷發(fā)展，厚度日益減薄，空氣和濕氣的滲透問(wèn)題凸顯，導(dǎo)致薄膜中雜質(zhì)（顆粒）的形成。因此，默克公司采用了原子層沉積（ALD）技術(shù)，并持續(xù)加大研發(fā)投入。
ALD是一種通過(guò)將一層一層材料精確堆疊來(lái)制作薄膜的方法，可以實(shí)現(xiàn)極高的精度，這有助于降低雜質(zhì)污染的程度，同時(shí)減小薄膜的厚度。
默克韓國(guó)OLED研究所長(zhǎng)金俊浩表示：“ALD被認(rèn)為是無(wú)機(jī)薄膜沉積領(lǐng)域的最佳解決方案之一，它在厚度控制、成分控制和均勻性方面展現(xiàn)出卓越的性能?！?“在相對(duì)簡(jiǎn)單的工藝條件和較低的功率下，我們可以精確控制無(wú)機(jī)膜的厚度，同時(shí)確保碳和氮等雜質(zhì)的含量非常低，接近于零”，他表示，“此處的零并不是絕對(duì)數(shù)字的含義，而是指達(dá)到了檢出界限（分析設(shè)備所能檢出的最少的量）以下的水準(zhǔn)”。
“這表明使用ALD前驅(qū)體形成的薄膜是均勻且無(wú)缺陷的。薄膜的厚度幾乎一致，沒(méi)有氣泡或其他缺陷，這是ALD工藝的一個(gè)顯著優(yōu)勢(shì)?！彼a(bǔ)充道。
展望未來(lái)，預(yù)計(jì)高端汽車市場(chǎng)對(duì)柔性O(shè)LED需求的持續(xù)增長(zhǎng)。
展開 碳化硅芯片封裝工藝中那些“難念的經(jīng)”
2.5D 和 3D 模塊封裝結(jié)構(gòu)
為進(jìn)一步降低寄生效應(yīng)，使用多層襯底的 2.5D 和3D 模塊封裝結(jié)構(gòu)被開發(fā)出來(lái)用于功率芯片之間或者功率芯片與驅(qū)動(dòng)電路之間的互連。在 2.5D 結(jié)構(gòu)中，不同的功率芯片被焊接在同一塊襯底上，而芯片間的互連通過(guò)增加的一層轉(zhuǎn)接板中的金屬連線實(shí)現(xiàn)，轉(zhuǎn)接板與功率芯片靠得很近，需要使用耐高溫的材料，低溫共燒陶瓷（LTCC）轉(zhuǎn)接板常被用于該結(jié)構(gòu)，圖 4[7]為一種 2.5D 模塊封裝結(jié)構(gòu)。
而在 3D 模塊封裝結(jié)構(gòu)中，兩塊功率芯片或者功率芯片和驅(qū)動(dòng)電路通過(guò)金屬通孔或凸塊實(shí)現(xiàn)垂直互連，圖 5[8]是一種利用緊壓工藝（Press-Pack）實(shí)現(xiàn)的 3D 模塊封裝，這種緊壓工藝采用直接接觸的方式而不是引線鍵合或者焊接方式實(shí)現(xiàn)金屬和芯片間的互連，如圖 5 所示，該結(jié)構(gòu)包含3 層導(dǎo)電導(dǎo)熱的平板，平板間放置功率芯片，平板的尺寸由互連的芯片尺寸以及芯片表面需要互連的版圖結(jié)構(gòu)確定，整個(gè)結(jié)構(gòu)的厚度一般小于 5 mm。圖示封裝結(jié)構(gòu)有限元模擬的表面結(jié)果，其寄生電感僅 0.86 nH。
圖6[9]是另一種 3D 模塊封裝結(jié)構(gòu)，該結(jié)構(gòu)通過(guò)低溫共燒陶瓷工藝，實(shí)現(xiàn)了功率芯片和驅(qū)動(dòng)電路的垂直互連，該結(jié)構(gòu)還可以方便地將被動(dòng)元件集成在低溫共燒陶瓷襯底上。
02
功率器件散熱方面高要求帶來(lái)的問(wèn)題
SiC 功率器件在散熱方面具有更高的要求。SiC 器件可以工作在更高的溫度下，在相同功率等級(jí)下，其功率模塊較 Si 功率模塊在體積上大幅降低，因此對(duì)散熱的要求就更高。如果工作時(shí)的溫度過(guò)高，不但會(huì)引起器件性能的下降，還會(huì)因?yàn)椴煌?em>封裝材料的熱膨脹系數(shù)（CTE）失配以及界面處存在的熱應(yīng)力帶來(lái)可靠性問(wèn)題。
展開 碳化硅芯片封裝工藝中那些“難念的經(jīng)”
賽米控平面互連工藝（SiPLIT）
賽米控平面互連工藝如圖 3[6]所示，該結(jié)構(gòu)在將功率芯片與覆銅陶瓷版連接后，在芯片的正面利用真空層壓工藝制備一層高可靠性的絕緣薄膜，然后在薄膜表面淀積一層 50～200 μm 厚的銅作為互連。與鋁線鍵合工藝相比，由于厚銅與襯底的接觸面積增大，該結(jié)構(gòu)可以降低 20% 的熱阻以及 50% 的寄生電感，并且可以提高功率循環(huán)性能。
2.5D 和 3D 模塊封裝結(jié)構(gòu)
為進(jìn)一步降低寄生效應(yīng)，使用多層襯底的 2.5D 和3D 模塊封裝結(jié)構(gòu)被開發(fā)出來(lái)用于功率芯片之間或者功率芯片與驅(qū)動(dòng)電路之間的互連。在 2.5D 結(jié)構(gòu)中，不同的功率芯片被焊接在同一塊襯底上，而芯片間的互連通過(guò)增加的一層轉(zhuǎn)接板中的金屬連線實(shí)現(xiàn)，轉(zhuǎn)接板與功率芯片靠得很近，需要使用耐高溫的材料，低溫共燒陶瓷（LTCC）轉(zhuǎn)接板常被用于該結(jié)構(gòu)，圖 4[7]為一種 2.5D 模塊封裝結(jié)構(gòu)。
而在 3D 模塊封裝結(jié)構(gòu)中，兩塊功率芯片或者功率芯片和驅(qū)動(dòng)電路通過(guò)金屬通孔或凸塊實(shí)現(xiàn)垂直互連，圖 5[8]是一種利用緊壓工藝（Press-Pack）實(shí)現(xiàn)的 3D 模塊封裝，這種緊壓工藝采用直接接觸的方式而不是引線鍵合或者焊接方式實(shí)現(xiàn)金屬和芯片間的互連，如圖 5 所示，該結(jié)構(gòu)包含3 層導(dǎo)電導(dǎo)熱的平板，平板間放置功率芯片，平板的尺寸由互連的芯片尺寸以及芯片表面需要互連的版圖結(jié)構(gòu)確定，整個(gè)結(jié)構(gòu)的厚度一般小于 5 mm。圖示封裝結(jié)構(gòu)有限元模擬的表面結(jié)果，其寄生電感僅 0.86 nH。
展開 官媒正式發(fā)聲：中國(guó)用芯片封裝技術(shù)繞過(guò)美禁令
比如臺(tái)積電為蘋果封裝M1 Ultra時(shí)，采用的封裝工藝就是InFO-LSI。在InFO-LSI封裝工藝的支持下，將兩顆M1 MAX連接在一起，變成性能更強(qiáng)大的M1 Ultra。
所以這里又涉及到新的封裝概念，也就是芯片堆疊。顧名思義，芯片堆疊就是將兩顆芯片堆疊使用。雖然M1 Ultra是疊加組合使用，但是因?yàn)樵O(shè)備可容納芯片空間面積更大，所以是平面展開。
如果設(shè)備容納芯片面積有限，多半就要用3D封裝，以節(jié)省芯片使用面積了?？偟膩?lái)說(shuō)，芯片封裝的確是一項(xiàng)具有前瞻性的技術(shù)，目前臺(tái)積電、三星、中芯國(guó)際等等都在參與布局。而中芯國(guó)際前副董事長(zhǎng)蔣尚義說(shuō)過(guò)，摩爾定律已經(jīng)接近物理極限，但芯片工藝會(huì)一直走下去，先進(jìn)封裝就是后摩爾時(shí)代布局的技術(shù)。
二、芯片封裝能延續(xù)摩爾定律嗎？
以前大部分的芯片制造商通過(guò)布局先進(jìn)工藝，大量采購(gòu)ASML頂級(jí)的EUV光刻機(jī)設(shè)備，對(duì)先進(jìn)制程投入巨額的研發(fā)資金，終于將先進(jìn)工藝芯片發(fā)展到了5nm，4nm的程度。
三星已經(jīng)量產(chǎn)出更先進(jìn)的3nm，臺(tái)積電也會(huì)在今年下半年實(shí)現(xiàn)3nm量產(chǎn)。但是官媒發(fā)聲讓我們意識(shí)到先進(jìn)封裝同樣十分重要，就連芯片行業(yè)大佬蔣尚義也將先進(jìn)封裝定義為后摩爾時(shí)代應(yīng)該布局的技術(shù)。那么芯片封裝能延續(xù)摩爾定律嗎？從理論上來(lái)看，的確有這個(gè)可能性。因?yàn)?em>封裝技術(shù)本質(zhì)上是改變芯片的安裝方式，更大程度發(fā)揮芯片的效益。節(jié)省用于先進(jìn)工藝資本開支的同時(shí)，也讓封裝產(chǎn)業(yè)締造新的輝煌。
往后芯片制造商提升芯片性能不僅僅是采購(gòu)EUV光刻機(jī)，如果能全面推進(jìn)封裝技術(shù)的芯片堆疊，把兩顆芯片當(dāng)作一顆芯片使用，性能豈不是刷新單顆芯片的紀(jì)錄了。摩爾定律認(rèn)為，集成電路可容納的晶體管每隔2年就會(huì)翻倍。
展開 
外媒：光刻機(jī)正在被拋棄
先進(jìn)的NIL工藝和封裝工藝
例如，由于EUV工藝成本太高，佳能、鎧俠等廠商就聯(lián)合推出了NIL工藝，該工藝在不使用EUV光刻機(jī)的情況下，也能夠生產(chǎn)5nm等制程的芯片。
根據(jù)佳能等發(fā)布的消息可知，NIL工藝相比EUV光刻機(jī)能夠減少90%的設(shè)備成本，還能夠大量節(jié)約電力等能源成本，預(yù)計(jì)2025年就能夠量產(chǎn)5nm芯片。
除了NIL工藝外，蘋果、英特爾、AMD等廠商都在研發(fā)先進(jìn)的芯片封裝工藝，其中，蘋果已經(jīng)推出了M1 Ultra芯片，就是將兩顆M1 Max芯片封裝到了一起。
數(shù)據(jù)顯示，蘋果M1 Ultra芯片實(shí)現(xiàn)了性能翻倍提升，AMD的3D封裝工藝實(shí)現(xiàn)了性能提升15%以上。
即便是華為也做出了明確表態(tài)，要在芯片上采用多核架構(gòu)，用堆疊、面積換性能的方式，解決華為高性能芯片。
自主研發(fā)光刻機(jī)
由于ASML的EUV光刻機(jī)不能自由出貨，即便是出貨到外企中國(guó)分廠也受到了約束，再加上，其還在俄等市場(chǎng)出現(xiàn)了暫停出貨等情況。
于是，部分國(guó)家和地區(qū)的企業(yè)也紛紛開始自研先進(jìn)的光刻機(jī)等設(shè)備。
例如，華為已經(jīng)全面進(jìn)入芯片半導(dǎo)體領(lǐng)域內(nèi)，還要在終端制造等方面實(shí)現(xiàn)突破，而國(guó)內(nèi)也將先進(jìn)的光刻機(jī)作為主要首先要攻克的技術(shù)問(wèn)題。
展開 一文搞懂封裝缺陷和失效的形式
因此，必須嚴(yán)格控制轉(zhuǎn)移成型工藝中的夾持壓力和成型轉(zhuǎn)換壓力等工藝參數(shù)，以防止芯片破裂。3D堆疊封裝中因疊層工藝而容易出現(xiàn)芯片破裂。在3D封裝中影響芯片破裂的設(shè)計(jì)因素包括芯片疊層結(jié)構(gòu)、基板厚度、模塑體積和模套厚度等。
3.5 分層
分層或粘結(jié)不牢指的是在塑封料和其相鄰材料界面之間的分離。分層位置可能發(fā)生在塑封微電子器件中的任何區(qū)域；同時(shí)也可能發(fā)生在封裝工藝、后封裝制造階段或者器件使用階段。
封裝工藝導(dǎo)致的不良粘接界面是引起分層的主要因素。界面空洞、封裝時(shí)的表面污染和固化不完全都會(huì)導(dǎo)致粘接不良。其他影響因素還包括固化和冷卻時(shí)收縮應(yīng)力與翹曲。在冷卻過(guò)程中，塑封料和相鄰材料之間的CTE不匹配也會(huì)導(dǎo)致熱-機(jī)械應(yīng)力，從而導(dǎo)致分層。
可以根據(jù)界面類型對(duì)分層進(jìn)行分類
3.6 空洞
封裝工藝中，氣泡嵌入環(huán)氧材料中形成了空洞，空洞可以發(fā)生在封裝工藝過(guò)程中的任意階段，包括轉(zhuǎn)移成型、填充、灌封和塑封料至于空氣環(huán)境下的印刷。通過(guò)最小化空氣量，如排空或者抽真空，可以減少空洞。有報(bào)道采用的真空壓力范圍為1~300Torr（一個(gè)大氣壓為760Torr）。
填模仿真分析認(rèn)為，是底部熔體前沿與芯片接觸，導(dǎo)致了流動(dòng)性受到阻礙。部分熔體前沿向上流動(dòng)并通過(guò)芯片外圍的大開口區(qū)域填充半模頂部。新形成的熔體前沿和吸附的熔體前沿進(jìn)入半模頂部區(qū)域，從而形成起泡。
3.7 不均勻封裝
非均勻的塑封體厚度會(huì)導(dǎo)致翹曲和分層。傳統(tǒng)的封裝技術(shù)，諸如轉(zhuǎn)移成型、壓力成型和灌注封裝技術(shù)等，不易產(chǎn)生厚度不均勻的封裝缺陷。晶圓級(jí)封裝因其工藝特點(diǎn)，而特別容易導(dǎo)致不均勻的塑封厚度。
展開 干貨｜一文搞懂封裝缺陷和失效的形式
后者一開始并沒(méi)有受到太多的關(guān)注，深入研究發(fā)現(xiàn)，模塑料的化學(xué)收縮在IC器件的翹曲中也扮演著重要角色，尤其是在芯片上下兩側(cè)厚度不同的封裝器件上。
在固化和后固化的過(guò)程中，塑封料在高固化溫度下將發(fā)生化學(xué)收縮，被稱為“熱化學(xué)收縮”。通過(guò)提高玻璃化轉(zhuǎn)變溫度和降低Tg附近的熱膨脹系數(shù)變化，可以減小固化過(guò)程中發(fā)生的化學(xué)收縮。
導(dǎo)致翹曲的因素還包括諸如塑封料成分、模塑料濕氣、封裝的幾何結(jié)構(gòu)等。通過(guò)對(duì)塑封材料和成分、工藝參數(shù)、封裝結(jié)構(gòu)和封裝前環(huán)境的把控，可以將封裝翹曲降低到最小。在某些情況下，可以通過(guò)封裝電子組件的背面來(lái)進(jìn)行翹曲的補(bǔ)償。例如，大陶瓷電路板或多層板的外部連接位于同一側(cè)，對(duì)他們進(jìn)行背面封裝可以減小翹曲。
3.4 芯片破裂
封裝工藝中產(chǎn)生的應(yīng)力會(huì)導(dǎo)致芯片破裂。封裝工藝通常會(huì)加重前道組裝工藝中形成的微裂縫。晶圓或芯片減薄、背面研磨以及芯片粘結(jié)都是可能導(dǎo)致芯片裂縫萌生的步驟。
破裂的、機(jī)械失效的芯片不一定會(huì)發(fā)生電氣失效。芯片破裂是否會(huì)導(dǎo)致器件的瞬間電氣失效還取決于裂縫的生長(zhǎng)路徑。例如，若裂縫出現(xiàn)在芯片的背面，可能不會(huì)影響到任何敏感結(jié)構(gòu)。
因?yàn)楣杈A比較薄且脆，晶圓級(jí)封裝更容易發(fā)生芯片破裂。因此，必須嚴(yán)格控制轉(zhuǎn)移成型工藝中的夾持壓力和成型轉(zhuǎn)換壓力等工藝參數(shù)，以防止芯片破裂。3D堆疊封裝中因疊層工藝而容易出現(xiàn)芯片破裂。在3D封裝中影響芯片破裂的設(shè)計(jì)因素包括芯片疊層結(jié)構(gòu)、基板厚度、模塑體積和模套厚度等。
3.5 分層
分層或粘結(jié)不牢指的是在塑封料和其相鄰材料界面之間的分離。
展開 CIS COB封裝工藝流程
1.簡(jiǎn)介
攝像頭模組封裝技術(shù)主要有CSP(ChipSize Package),COB(chip on board),FC(flip chip),MOB(modeling onboard)/MOC(modeling on chip),CMP(chip modeling package)等；COB（chipon board）即基板上芯片封裝技術(shù)。將裸芯片用導(dǎo)電膠粘附在互連基板上，然后進(jìn)行引線鍵合實(shí)現(xiàn)電氣連接。
COB封裝應(yīng)用于高像素（5M以上）圖像傳感器芯片級(jí)封裝，該技術(shù)把研磨后的芯片背面bonding在PCB板固定位置上，然后使用金線鍵合，裝上具有IR玻璃片和支架級(jí)鏡頭，形成組裝模組結(jié)構(gòu)。Camera模組主要由以下幾部分組成。
(1)鏡頭（lens）部分：其作用是過(guò)濾不可見光，讓可見光部分進(jìn)入到達(dá)CIS芯片，相當(dāng)于一個(gè)帶通濾波器；對(duì)鏡頭來(lái)講，一個(gè)鏡頭只適用于一種傳感器，且一般鏡頭尺寸和sensor尺寸一致。
(2)基座：起到支撐VCM和保護(hù)CIS作用；
(3)CIS部分：sensor仍采用Bayer陣列結(jié)構(gòu)，有RGB/YUV信號(hào)；（4）(4)PCB部分：固定CIS芯片，電氣連接及信號(hào)傳輸作用；導(dǎo)電布是以纖維布為基材，經(jīng)過(guò)前置處理后施以電鍍金屬層使其具有金屬特性而成為導(dǎo)電纖維布，可分為：鍍鎳，鍍金，鍍碳導(dǎo)電布，鋁箔纖維復(fù)合布等，具有良好的電磁波屏蔽效果，廣泛應(yīng)用于電子產(chǎn)品的防靜電（ESD），EMI/EMC等。
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