晶圓級封裝
關注創建者：匿名 創建時間：2022-03-29
晶圓級封裝的實例教程
晶圓級封裝(Wafer Level Packaging，縮寫WLP)是一種先進的封裝技術，因其具有尺寸小、電性能優良、散熱好、成本低等優勢，近年來發展迅速。根據Verified Market Research 研究數據，晶圓級封裝市場 2020 年為 48.4 億美元，預計到 2028 年將達到 228.3 億美元，從 2021 年到 2028 年的復合年增長率為 21.4%。
一、晶圓級封裝VS傳統封裝
在傳統晶圓封裝中，是將成品晶圓切割成單個芯片，然后再進行黏合封裝。不同于傳統封裝工藝，晶圓級封裝是在芯片還在晶圓上的時候就對芯片進行封裝，保護層可以黏接在晶圓的頂部或底部，然后連接電路，再將晶圓切成單個芯片。
相比于傳統封裝，晶圓級封裝具有以下優點：
1、封裝尺寸小
由于沒有引線、鍵合和塑膠工藝，封裝無需向芯片外擴展，使得WLP的封裝尺寸幾乎等于芯片尺寸。
2、高傳輸速度
與傳統金屬引線產品相比，WLP一般有較短的連接線路，在高效能要求如高頻下，會有較好的表現。
3、高密度連接
WLP可運用數組式連接，芯片和電路板之間連接不限制于芯片四周，提高單位面積的連接密度。
展開 模塊導覽 (Modules Overview)
Moldex3D支持的芯片封裝成型制程：
轉注成型 (Transfer Molding)
轉注成型制程將芯片封裝，避免芯片受到任何外在因素的損傷。常用的材料為陶瓷與塑料(環氧成型塑料EMC)，由于塑料成本較低，因此塑料轉注成型是常用的封裝制程技術。
在轉注成型制程中，許多問題應加以考慮，包含：微芯片與其他電子組件 (打線接合) 之間的交互連接、熱固性材料硬化及各種制程條件控制。此外，由于各種組件 (環氧塑料、芯片、導線架等) 有不同的材料，且在模穴中的金線密度極高，因此常見的缺陷如空洞、金線偏移、導線架偏移、翹曲及縫合線等都是非常重要的問題。
轉注成型制程：首先，環氧塑料被加熱且注入模穴中。當模穴被充填完全時，硬化過程開始。
壓縮成型 (Compression Molding)
（壓縮成型／嵌入式晶圓級封裝／非流動性底部填膠／非導電性黏著）
Moldex3D壓縮成型模塊能仿真底部填膠制程與晶圓級封裝制程。針對底部填膠封裝，能檢視堆棧芯片與基板之間的充填行為，并分析壓縮力作用之下的金線偏移現象。針對晶圓級封裝，能預測在壓縮成型過程中熔膠厚度的變化、基板偏移行為及最大剪切應力分布。
透過壓縮成型制程的模擬分析，將能全面控制關鍵成型問題，如晶粒封裝效率、錫球變化及金線打線優化，以提升電子與尺寸設計更精密的產品質量。
晶圓級封裝
非導電性黏著
底部填膠 (Underfill)
底部填膠技術 (Underfill) 是覆晶封裝成型 (Flip-Chip) 的制程之一。底部填膠區域夠薄以進行毛細應用，且沿著芯片的一側或兩側的周圍進行環氧塑料放置。表面張力與熱，是主要對底部填膠產生毛細作用的兩項物理因素。
展開 隨著IC晶元尺寸的不斷擴大和工藝技術的進步，IC廠商將研究與開發新一代晶元級封裝技術，這一代技術既能滿足φ300 mm晶元的需要，又能適應近期出現的銅布線技術和低介電常數層間介質技術的要求。
此外，還要求提高晶元級封裝處理電流的能力和承受溫度的能力。WLBI(晶元級測試和老化)技術也是需要研究的重要課題。WLBI技術是要在IC晶元上直接進行電氣測試和老化，這對晶元級封裝簡化工藝流程和降低生產成本都具有重要的意義。
結束語
晶元級封裝技術是低成本的批量生產芯片封裝技術。晶元級封裝與芯片的尺寸相同，是最小的微型表面貼裝器件。由于晶元級封裝的一系列優點，晶元級封裝技術在現代電子裝置小型化、低成本化需求的推動下，正在蓬勃向前發展。
當前，晶元級封裝技術通常適用于I／O數低的小尺寸芯片。業界還需要開發新的技術，降低生產成本，發展大尺寸芯片的晶元級封裝和精細節距焊球陣列晶元級封裝。
現代電子裝置選擇封裝類型時，既要滿足設計要求又要成本最低。現有水平的晶元級封裝還只是一種可供選擇的封裝類型。
要使晶元級封裝技術成為未來量大面廣的產品主流制造技術，還有許多工作要做。把半導體芯片和WLP封裝結合起來設計，對WLP器件的布局無疑會帶來好處，并可改善器件性能。在WLP中，由于晶元上的所有器件的封裝步驟都是同時進行的，成批加工可降低封裝成本。
附：Fan-in和Fan-out的區別
從技術特點上看，晶圓級封裝主要分為Fan-in和Fan-out兩種。傳統的WLP封裝多采用Fan-in型態，應用于低接腳（Pin）數的IC。
展開 作品名稱：基于Ansys的XDFOI晶圓級封裝工藝的翹曲模擬與實驗驗證
Warpage Simulation and Experimental Validation of The X-Dimension Fan-Out Integration-Bridge Wafer Level Packaging Process
作者： 程健 | JCET專家工程師
關鍵詞：advanced package, bridge die chip, wafer level packaging, warpage simulation, element birth and death method, viscoelastic material model
作者說
Simulating chip packaging mechanics with Ansys has deepened my understanding of Thermo-Mechanical coupling effects. The software's ability to model solder joint fatigue, complicate process warpage of 2.5D wafer, drop and vibration test etc. that align with experimental data well. I really appreciate Ansys provides user-friendly tools to enable complicated simulations in the field of chip packaging.
展開 快速范例教學 (Quick Start)
本節教學提供簡單但從最開始的操作流程來完成一仿真壓縮成型制程的IC封裝分析項目，并藉此讓用戶對此模塊的功能與操作流程有大致的了解。主要分成兩個部分：準備模型與準備分析。
注：此教學使用的案例為嵌入式晶圓級封裝(EWLP)制程的仿真，壓縮成型模塊(CM)另外還支持了許多不同制程類型，如非流動性底部充填及非導電性黏著等。
此教學所涉及到的所有功能皆如下所列，而更詳盡的功能介紹及參數定義則請參考先前包含所有功能介紹的章節。
l 準備模型教學 (Prepare Model)
開啟 Moldex3D Studio 并在主頁簽點選新增，以用戶指定的名稱與位置建立新項目，即可使用更多功能與頁簽，并確定制程類型為芯片封裝。點選匯入幾何匯入IC組件(EWLP.igs 檔案位于[安裝路徑]\Samples\Solid\Encapsulation\EWLP)。在完成上述步驟后，便可由模型頁簽開始準備模型。
點選封裝組件 (Encapsulation Component) 精靈，選擇一個封閉曲線以設定它的屬性(Attribute)、厚度(Thickness)與(Position, Z軸)，接著點選存檔(Save)進行下一個組件的設定，依照下圖信息建立環氧樹脂(Epoxy)、芯片(Chip)、基板(Substrate)及壓縮區(Compression)。
注記：若橫向位置(X/Y)相同，在創造不同的組件時會使用到同樣的封閉曲線，但要確保厚度方向(Z)沒有重迭情況發生。
切換到邊界條件頁簽，點選移動面并選擇壓縮區的上表面，點選確定(OK)以指定壓縮移動的邊界條件。
展開 
晶圓級封裝的相關專題、標簽、搜索
晶圓級封裝的最新內容
作品名稱：基于Ansys的XDFOI晶圓級封裝工藝的翹曲模擬與實驗驗證
Warpage Simulation and Experimental Validation of The X-Dimension Fan-Out Integration-Bridge Wafer Level Packaging Process
作者： 程健 | JCET專家工程師
關鍵詞：advanced package
轉注成型與覆晶底部填膠模擬
? 顯示流動與固化過程 ，優化澆口與流道設計
? 預測潛在成型瑕疵 ，仿真包封與短射
? 計算氣體區域內的壓降，優化排氣設計
? 評估制程條件與材料特性，縮短周期時間
壓縮成型與晶圓級封裝模擬
顯示壓縮成型制程的動態流動波前
評估扇出型封裝之芯片偏移、翹曲行為與剪切應力分布
毛細底部填膠模擬
? 顯示在不同表面張力與接觸角度下，毛細力所產生的流動行為
VK1603是三通道LED驅動控制專用電路，內部集成有MCU數字接口、數據鎖存器、LED高壓驅動等電路。通過外圍MCU控制實現該芯片的單獨輝度、級聯控制實現戶外大屏的彩色點陣發光控制。產品性能優良，質量可靠。ZXY6460
特點
? 單線數據傳輸
? 內置雙RC振蕩，并根據數據線上信號進行時鐘同步，在接受完本單元的數據后能自動將
?
展示范圍：
SMT核心設備區：高速貼片機、多功能貼片機、印刷機、回流焊爐、波峰焊爐、SPI/AOI 檢測設備、點膠機、返修設備等；
半導體封裝技術區：晶圓級封裝、系統級封裝、倒裝芯片技術、鍵合設備、封裝材料等
電子制造自動化區：機器人、自動化生產線、上下板機、移載機、物流輸送系統等
元器件與材料區：SMD 元器件、連接器、焊料、焊膏、助焊劑、PCB 基板、電子膠水等
測試測量技術區
展會時間：2026年5月20日-22日
展會地點：武漢·中國光谷科技會展中心
預計30000㎡+展出面積；30000名+專業觀眾；400家+領先展商
同期舉辦：中國（武漢）數字經濟產業博覽會
在國家大力推動下，國內集成電路產業逐漸形成了以北京為核心的京津翼地區、以上海為核心的長三角地區、以深圳為核心的珠三角地區、以四川、重慶、湖北、湖南、安徽等為核心的中西部地區四大產業聚集區
深圳市中興微電子技術有限公司 SIPI工程師
從模塊、芯片到系統：大型FPGA動態電源完整性簽核的綜合流程
宮海龍
蘇州異格技術有限公司 版圖工程師
低功耗設計中的PDN優化
魏炯恩
智浦（中國）管理有限公司蘇州分公司 后端工程師
基于Ansys的XDFOI晶圓級封裝工藝的翹曲模擬與實驗驗證
深圳市中興微電子技術有限公司 SIPI工程師
從模塊、芯片到系統：大型FPGA動態電源完整性簽核的綜合流程
宮海龍
蘇州異格技術有限公司 版圖工程師
低功耗設計中的PDN優化
魏炯恩
智浦（中國）管理有限公司蘇州分公司 后端工程師
基于Ansys的XDFOI晶圓級封裝工藝的翹曲模擬與實驗驗證
動態電源完整性簽核的綜合流程
宮海龍
蘇州異格技術有限公司 版圖工程師
16:45 - 17:10
低功耗設計中的PDN優化
魏炯
恩智浦（中國）管理有限公司蘇州分公司 后端工程師
17:10 - 17:35
基于Ansys的XDFOI晶圓級封裝工藝的翹曲模擬與實驗驗證
動態電源完整性簽核的綜合流程
宮海龍
蘇州異格技術有限公司 版圖工程師
16:45 - 17:10
低功耗設計中的PDN優化
魏炯
恩智浦（中國）管理有限公司蘇州分公司 后端工程師
17:10 - 17:35
基于Ansys的XDFOI晶圓級封裝工藝的翹曲模擬與實驗驗證
宮海龍 | 蘇州異格技術有限公司 版圖工程師
演講主題：從模塊、芯片到系統：大型FPGA動態電源完整性簽核的綜合流程
魏炯 | 恩智浦（中國）管理有限公司蘇州分公司 工程師
演講主題：低功耗設計中的PDN優化
程健 | 江蘇長電科技股份有限公司 專家工程師
演講主題：基于Ansys的XDFOI晶圓級封裝工藝的翹曲模擬與實驗驗證
