晶圓級封裝的案例
什么是晶圓級封裝
晶圓級封裝(Wafer Level Packaging，縮寫WLP)是一種先進的封裝技術，因其具有尺寸小、電性能優良、散熱好、成本低等優勢，近年來發展迅速。根據Verified Market Research 研究數據，晶圓級封裝市場 2020 年為 48.4 億美元，預計到 2028 年將達到 228.3 億美元，從 2021 年到 2028 年的復合年增長率為 21.4%。
一、晶圓級封裝VS傳統封裝
在傳統晶圓封裝中，是將成品晶圓切割成單個芯片，然后再進行黏合封裝。不同于傳統封裝工藝，晶圓級封裝是在芯片還在晶圓上的時候就對芯片進行封裝，保護層可以黏接在晶圓的頂部或底部，然后連接電路，再將晶圓切成單個芯片。
相比于傳統封裝，晶圓級封裝具有以下優點：
1、封裝尺寸小
由于沒有引線、鍵合和塑膠工藝，封裝無需向芯片外擴展，使得WLP的封裝尺寸幾乎等于芯片尺寸。
2、高傳輸速度
與傳統金屬引線產品相比，WLP一般有較短的連接線路，在高效能要求如高頻下，會有較好的表現。
3、高密度連接
WLP可運用數組式連接，芯片和電路板之間連接不限制于芯片四周，提高單位面積的連接密度。
展開 Moldex3D模流分析之嵌入式晶圓級封裝制程（eWLP）
模塊導覽 (Modules Overview)
Moldex3D支持的芯片封裝成型制程：
轉注成型 (Transfer Molding)
轉注成型制程將芯片封裝，避免芯片受到任何外在因素的損傷。常用的材料為陶瓷與塑料(環氧成型塑料EMC)，由于塑料成本較低，因此塑料轉注成型是常用的封裝制程技術。
在轉注成型制程中，許多問題應加以考慮，包含：微芯片與其他電子組件 (打線接合) 之間的交互連接、熱固性材料硬化及各種制程條件控制。此外，由于各種組件 (環氧塑料、芯片、導線架等) 有不同的材料，且在模穴中的金線密度極高，因此常見的缺陷如空洞、金線偏移、導線架偏移、翹曲及縫合線等都是非常重要的問題。
轉注成型制程：首先，環氧塑料被加熱且注入模穴中。當模穴被充填完全時，硬化過程開始。
壓縮成型 (Compression Molding)
（壓縮成型／嵌入式晶圓級封裝／非流動性底部填膠／非導電性黏著）
Moldex3D壓縮成型模塊能仿真底部填膠制程與晶圓級封裝制程。針對底部填膠封裝，能檢視堆棧芯片與基板之間的充填行為，并分析壓縮力作用之下的金線偏移現象。針對晶圓級封裝，能預測在壓縮成型過程中熔膠厚度的變化、基板偏移行為及最大剪切應力分布。
透過壓縮成型制程的模擬分析，將能全面控制關鍵成型問題，如晶粒封裝效率、錫球變化及金線打線優化，以提升電子與尺寸設計更精密的產品質量。
晶圓級封裝
非導電性黏著
底部填膠 (Underfill)
底部填膠技術 (Underfill) 是覆晶封裝成型 (Flip-Chip) 的制程之一。底部填膠區域夠薄以進行毛細應用，且沿著芯片的一側或兩側的周圍進行環氧塑料放置。表面張力與熱，是主要對底部填膠產生毛細作用的兩項物理因素。
展開 智芯文庫 | 晶圓級封裝技術
隨著IC晶元尺寸的不斷擴大和工藝技術的進步，IC廠商將研究與開發新一代晶元級封裝技術，這一代技術既能滿足φ300 mm晶元的需要，又能適應近期出現的銅布線技術和低介電常數層間介質技術的要求。
此外，還要求提高晶元級封裝處理電流的能力和承受溫度的能力。WLBI(晶元級測試和老化)技術也是需要研究的重要課題。WLBI技術是要在IC晶元上直接進行電氣測試和老化，這對晶元級封裝簡化工藝流程和降低生產成本都具有重要的意義。
結束語
晶元級封裝技術是低成本的批量生產芯片封裝技術。晶元級封裝與芯片的尺寸相同，是最小的微型表面貼裝器件。由于晶元級封裝的一系列優點，晶元級封裝技術在現代電子裝置小型化、低成本化需求的推動下，正在蓬勃向前發展。
當前，晶元級封裝技術通常適用于I／O數低的小尺寸芯片。業界還需要開發新的技術，降低生產成本，發展大尺寸芯片的晶元級封裝和精細節距焊球陣列晶元級封裝。
現代電子裝置選擇封裝類型時，既要滿足設計要求又要成本最低。現有水平的晶元級封裝還只是一種可供選擇的封裝類型。
要使晶元級封裝技術成為未來量大面廣的產品主流制造技術，還有許多工作要做。把半導體芯片和WLP封裝結合起來設計，對WLP器件的布局無疑會帶來好處，并可改善器件性能。在WLP中，由于晶元上的所有器件的封裝步驟都是同時進行的，成批加工可降低封裝成本。
附：Fan-in和Fan-out的區別
從技術特點上看，晶圓級封裝主要分為Fan-in和Fan-out兩種。傳統的WLP封裝多采用Fan-in型態，應用于低接腳（Pin）數的IC。
展開 2025大賽優秀作品 | 基于Ansys的XDFOI晶圓級封裝工藝的翹曲模擬與實驗驗證
作品名稱：基于Ansys的XDFOI晶圓級封裝工藝的翹曲模擬與實驗驗證
Warpage Simulation and Experimental Validation of The X-Dimension Fan-Out Integration-Bridge Wafer Level Packaging Process
作者： 程健 | JCET專家工程師
關鍵詞：advanced package, bridge die chip, wafer level packaging, warpage simulation, element birth and death method, viscoelastic material model
作者說
Simulating chip packaging mechanics with Ansys has deepened my understanding of Thermo-Mechanical coupling effects. The software's ability to model solder joint fatigue, complicate process warpage of 2.5D wafer, drop and vibration test etc. that align with experimental data well. I really appreciate Ansys provides user-friendly tools to enable complicated simulations in the field of chip packaging.
展開 
Moldex3D模流分析之晶圓級封裝(EWLP)制程
快速范例教學 (Quick Start)
本節教學提供簡單但從最開始的操作流程來完成一仿真壓縮成型制程的IC封裝分析項目，并藉此讓用戶對此模塊的功能與操作流程有大致的了解。主要分成兩個部分：準備模型與準備分析。
注：此教學使用的案例為嵌入式晶圓級封裝(EWLP)制程的仿真，壓縮成型模塊(CM)另外還支持了許多不同制程類型，如非流動性底部充填及非導電性黏著等。
此教學所涉及到的所有功能皆如下所列，而更詳盡的功能介紹及參數定義則請參考先前包含所有功能介紹的章節。
l 準備模型教學 (Prepare Model)
開啟 Moldex3D Studio 并在主頁簽點選新增，以用戶指定的名稱與位置建立新項目，即可使用更多功能與頁簽，并確定制程類型為芯片封裝。點選匯入幾何匯入IC組件(EWLP.igs 檔案位于[安裝路徑]\Samples\Solid\Encapsulation\EWLP)。在完成上述步驟后，便可由模型頁簽開始準備模型。
點選封裝組件 (Encapsulation Component) 精靈，選擇一個封閉曲線以設定它的屬性(Attribute)、厚度(Thickness)與(Position, Z軸)，接著點選存檔(Save)進行下一個組件的設定，依照下圖信息建立環氧樹脂(Epoxy)、芯片(Chip)、基板(Substrate)及壓縮區(Compression)。
注記：若橫向位置(X/Y)相同，在創造不同的組件時會使用到同樣的封閉曲線，但要確保厚度方向(Z)沒有重迭情況發生。
切換到邊界條件頁簽，點選移動面并選擇壓縮區的上表面，點選確定(OK)以指定壓縮移動的邊界條件。
展開 晶圓廠持續加碼，先進封裝競爭白熱化
隨著5G、人工智能(AI)、車用電子、物聯網(IoT)、高效運算(HPC)等半導體新應用領域百花齊放，晶圓制造先進制程在臺積電的引領之下走向7、5、3納米，但隨著摩爾定律逐漸逼近物理極限，讓摩爾定律延壽的良方之一為先進封裝技術，包括扇出型晶圓級封裝(FOWLP)、2.5D/3D IC封裝，更進一步進入更能夠異質集成的3D晶圓堆疊封裝。
而各類新興應用推動半導體異質集成蔚為趨勢，軟、硬件大廠如蘋果(Apple)、Google、亞馬遜(Amazon)等巨人紛紛開始自行設計芯片以追求差異化特色，也使得封測廠爭取系統大廠訂單成為兵家必爭之地。
2016~2021年主要先進封裝技術CAGR預估
加上5G通信世代將有更多異質集成不同元件的需求，都持續帶動系統級封裝(SiP)需求大開，也進一步使得前段晶圓測試(CP)，以及更后段的系統級測試(SLT)重要性隨之提升，將成為走過2018年，迎向2019年IC封測產業的主要發展方向。
力抗三星、英特爾 臺積電跨足先進封裝腳步未停歇
臺積電為了全力拉開與三星電子(Samsung Electronics)、英特爾(Intel)差距，除了揭露第四代CoWoS(Chip on Wafer on Substrate)封裝預計2019年量產，因應AI世代HPC芯片需求，臺積電第五代CoWoS封裝制程2020年將問世。
展開 Moldex3D模流分析之晶片封裝成型功能導覽(一)
注意：Moldex3D芯片封裝成型模塊支持solid與eDesign (僅轉注成型) 網格模型。
Moldex3D芯片封裝成型的應用
1) 模塊導覽 (Modules Overview)
Moldex3D支持的芯片封裝成型制程：
a) 轉注成型 (Transfer Molding)
轉注成型制程將芯片封裝，避免芯片受到任何外在因素的損傷。常用的材料為陶瓷與塑料(環氧成型塑料EMC)，由于塑料成本較低，因此塑料轉注成型是常用的封裝制程技術。
在轉注成型制程中，許多問題應加以考慮，包含：微芯片與其他電子組件 (打線接合) 之間的交互連接、熱固性材料硬化及各種制程條件控制。此外，由于各種組件 (環氧塑料、芯片、導線架等) 有不同的材料，且在模穴中的金線密度極高，因此常見的缺陷如空洞、金線偏移、導線架偏移、翹曲及縫合線等都是非常重要的問題。
轉注成型制程：首先，環氧塑料被加熱且注入模穴中。當模穴被充填完全時，硬化過程開始。
b) 壓縮成型 (Compression Molding)
（壓縮成型／嵌入式晶圓級封裝／非流動性底部填膠／非導電性黏著）
Moldex3D壓縮成型模塊能仿真底部填膠制程與晶圓級封裝制程。針對底部填膠封裝，能檢視堆棧芯片與基板之間的充填行為，并分析壓縮力作用之下的金線偏移現象。針對晶圓級封裝，能預測在壓縮成型過程中熔膠厚度的變化、基板偏移行為及最大剪切應力分布。
透過壓縮成型制程的模擬分析，將能全面控制關鍵成型問題，如晶粒封裝效率、錫球變化及金線打線優化，以提升電子與尺寸設計更精密的產品質量。
展開 先進封裝技術,扇出晶圓級封裝簡介（FOWLP）
FOWLP 推進時間軸
fowlp封裝技術
FOWLP技術Roadmap
FOWLP技術示意圖
Intel Agilex FPGA的封裝內的異構集成
TSV和中間層已成為異構集成高性能互連的關鍵
傳統多片芯封裝與FOWLP封裝
日月光晶圓封測級WLP技術流程
異構集成的組件
引線鍵合與有中間層的TSV互連
2.5D和3D封裝HBM
先進制程缺位，大陸封測“四巨頭”能否“曲線救國”？
據了解，長電科技擁有WLP、2.5D/3D封裝技術，還擁有SIP封裝、高性能的Flip Chip和引線互聯封裝技術，華天科技芯片封裝產品豐富，自主研發出FC、Bumping、MEMS、MCM（MCP）、WLP、SiP、TSV、Fan-Out等多項集成電路先進封裝技術和產品，通富微同樣是兼具傳統封測和部分先進封測技術，晶方科技側重影像傳感器的晶圓級封裝技術，且其CMOS影像傳感器晶圓級封裝技術位于世界前沿。
不過，在大陸封測廠已有的先進封裝技術中，有很大一部分是從國外引進或通過并購獲得的，缺乏自主研發的變革性技術。
晶方科技副總經理劉宏鈞告訴雷鋒網，CMOS影像傳感器晶圓級封裝技術（WLCSP）是晶方科技在2005年成立時從以色列引進的新技術，之前傳感器的封裝大部分采用類似組裝的方式而不是先進封裝，因此這一技術是在中國大陸乃至全世界都是比較先進的技術。
晶方科技之所以會引入這一先進封裝，是基于整個行業對封裝未來發展方向的共識。
長電科技也在2015年初通過并購在全球半導體行業排名第四的星科金朋，以此來獲得高壁壘的封測核心技術。
雷鋒網了解到，如今已成為長電科技子公司的星科金朋主要負責高端產品線，擁有倒裝（FC）和系統級封裝（SiP）技術，以及世界一流的晶圓級封裝服務。
值得注意的是，即使是大陸封測廠可以通過并購獲得先進封裝技術，也與臺積電的先進封裝技術存在一定的差距。“長電科技的先進封裝，比如圓片級扇入、扇出型技術，目前可以用在很多主流產品上。
展開 Moldex3D模流分析之晶片轉注成型
l 壓縮成型 (Compression Molding)
（壓縮成型／嵌入式晶圓級封裝／非流動性底部填膠／非導電性黏著）
Moldex3D壓縮成型模塊能仿真底部填膠制程與晶圓級封裝制程。針對底部填膠封裝，能檢視堆棧芯片與基板之間的充填行為，并分析壓縮力作用之下的金線偏移現象。針對晶圓級封裝，能預測在壓縮成型過程中熔膠厚度的變化、基板偏移行為及最大剪切應力分布。
透過壓縮成型制程的模擬分析，將能全面控制關鍵成型問題，如晶粒封裝效率、錫球變化及金線打線優化，以提升電子與尺寸設計更精密的產品質量。
晶圓級封裝
非導電性黏著
l 底部填膠 (Underfill)
底部填膠技術 (Underfill) 是覆晶封裝成型 (Flip-Chip) 的制程之一。底部填膠區域夠薄以進行毛細應用，且沿著芯片的一側或兩側的周圍進行環氧塑料放置。表面張力與熱，是主要對底部填膠產生毛細作用的兩項物理因素。而不同與毛細底部填膠 (CUF)，成型底部填膠(MUF)的制程不僅有表面張力的作用，更施加了壓力來讓充填順利完成。
在熱與表面張力的驅動之下，底膠材料在硬化前藉由毛細作用緩緩注入晶粒下的空間里。此驅動力將會大幅受到塑料凸塊與基板之間表面張力的影響，并導致充填時間不同。填膠時間過長可能造成塑料在填膠結束前即部分硬化，致使后續的制程延遲。
芯片封裝成型制程目前在塑料的尺寸縮減、厚度減少及半導體芯片的尺寸增加等議題仍有許多挑戰，因此使用CAE工具來協助優化成型設計已成為必然趨勢。
展開 Moldex3D模流分析之芯片封裝模組導覽
- 壓縮成型 (Compression Molding)
（壓縮成型／嵌入式晶圓級封裝／非流動性底部填膠／非導電性黏著）
Moldex3D壓縮成型模塊能仿真底部填膠制程與晶圓級封裝制程。針對底部填膠封裝，能檢視堆棧芯片與基板之間的充填行為，并分析壓縮力作用之下的金線偏移現象。針對晶圓級封裝，能預測在壓縮成型過程中熔膠厚度的變化、基板偏移行為及最大剪切應力分布。
透過壓縮成型制程的模擬分析，將能全面控制關鍵成型問題，如晶粒封裝效率、錫球變化及金線打線優化，以提升電子與尺寸設計更精密的產品質量。
晶圓級封裝
非導電性黏著
- 底部填膠 (Underfill)
底部填膠技術 (Underfill) 是覆晶封裝成型 (Flip-Chip) 的制程之一。底部填膠區域夠薄以進行毛細應用，且沿著芯片的一側或兩側的周圍進行環氧塑料放置。表面張力與熱，是主要對底部填膠產生毛細作用的兩項物理因素。而不同與毛細底部填膠 (CUF)，成型底部填膠(MUF)的制程不僅有表面張力的作用，更施加了壓力來讓充填順利完成。
在熱與表面張力的驅動之下，底膠材料在硬化前藉由毛細作用緩緩注入晶粒下的空間里。此驅動力將會大幅受到塑料凸塊與基板之間表面張力的影響，并導致充填時間不同。填膠時間過長可能造成塑料在填膠結束前即部分硬化，致使后續的制程延遲。
芯片封裝成型制程目前在塑料的尺寸縮減、厚度減少及半導體芯片的尺寸增加等議題仍有許多挑戰，因此使用CAE工具來協助優化成型設計已成為必然趨勢。
展開 
半導體封測主流技術及發展方向分析
云端應用需要非常寬的帶寬，我們知道，摩爾定律及先進制程一直在推動半導體行業的發展，封裝行業也需要新的技術來支持新的封裝需求，如高性能2.5D/3D封裝技術、晶圓級封裝技術、高密度SiP系統級封裝技術、高速5G通訊技術以及內存封裝技術等，這些將會成為接下來封裝行業跟進產業潮流的主流技術及方向。
2.5D/3D先進封裝集成
目前，需要從FcBGA等平臺上提供最大的封裝尺寸，從傳統的2.5D封裝提供轉接板工藝開始，深入開發及提供低成本方案，比如長電科技的UFOs基板技術，既可以替代原來的基板，也可以在基板中增加一層薄膜，還可以作為高密度的封裝方案，從而降低封裝的成本，并提高產品的性價比。
晶圓級封裝技術
晶圓級封裝技術應用非常廣泛，成長也非常迅速，目前可以做到8英寸、12英寸多層封裝。該技術還可以用來實現Remain封裝，可以很好地提高產品的可靠性。
其中，Fan-Out技術是當下晶圓級封裝技術中的熱門，這需要利用晶圓級平臺來實現，星科金鵬推出的eWLB正是Fan-Out技術方案之一，DECA和近幾年臺積電采用的InFo也是行業重要的晶圓級Fan-Out封裝方案。
展開 5G芯片時代，看好這兩種封裝
2013-2014年，扇出型晶圓級封裝面臨來自其它封裝技術的激烈競爭，如晶圓級芯片尺寸封裝（WLCSP）。英特爾移動放棄了該項技術，2014年主要制造商也降低了封裝價格，由此市場進入低增長率的過渡階段。
2016年，TSMC在扇出型晶圓級封裝領域開發了集成扇出型（Integrated Fan-Out, InFO）封裝技術用于蘋果iPhone 7系列手機的A10應用處理器。蘋果和TSMC強強聯手，將發展多年的扇出型封裝技術帶入了量產，其示范作用不可小覷，扇出型封裝行業的“春天”終于到來！
扇出型封裝技術的發展歷史
從技術特點上看，晶圓級封裝主要分為扇入型（Fan-in）和扇出型（Fan-out）兩種。傳統的WLP封裝多采Fan-in型態，應用于引腳數量較少的IC。但伴隨IC信號輸出引腳數目增加，對焊球間距（Ball Pitch）的要求趨于嚴格，加上印刷電路板（PCB）構裝對于IC封裝后尺寸以及信號輸出引腳位置的調整需求，扇出型封裝方式應運而生。扇出型封裝采取拉線出來的方式，可以讓多種不同裸晶，做成像WLP工藝一般埋進去，等于減一層封裝，假設放置多顆裸晶，等于省了多層封裝，從而降低了封裝尺寸和成本。各家廠商的扇出型封裝技術各有差異，在本文以臺積電的集成扇出型晶圓級封裝（integrated fan out WLP，以下簡稱InFO）進行詳細介紹。
臺積電在2014年宣傳InFO技術進入量產準備時，稱重布線層（RDL）間距（pitch）更小（如10微米），且封裝體厚度更薄。
展開 后摩爾定律時代，3D封裝競爭硝煙已起
而在扇出封裝上，英特爾其實也是先行者。在2009年，他們推出了eWLB技術并對晶圓級扇出型封裝才進行過商業化量產。但此時的扇出型晶圓級封裝被限制于一個狹窄的應用范圍，僅被用于手機基帶芯片的單芯片封裝。直到2014年扇出型晶圓級封裝面臨來自其它封裝技術的激烈競爭，使得英特爾移動放棄了該項技術。至今，英特爾在扇出封裝上再無動作。
英特爾在筆者的眼中，一直是以一種老干部的形象出現，只有等待技術成熟后才會公布相關消息，欲速則不達全美地詮釋了其發展的軌跡，誰也不知道在未來英特爾在半導體后端封裝上放出什么大招。
其他OSAT的3D封裝布局
作為封測代表的OSAT廠在3D封裝上有了深入的研究。
首先看安靠科技方面。據2016年的報道，他們的芯片級Silicon Wafer Integrated Fan-out (SWIFT?)和Silicon-less Integrated Module (SLIM?)工藝制成的系統級電子封裝可以做到比復合材料層疊更薄，線寬和線距更小，集成度更高。能為客戶提供了比基于硅通技術的2.5D或3D成本更低的選項。2017年，他們還收購了NANIUM，搶先晶圓級扇出封裝大規模生產。
日月光方面也在TSV和Fan-Out WLP上有了布局。國內封測企業也在這方面推進。
首先看華天科技，從2008年6月開始，他們便聚焦于包括TSV在內的先進封裝業務。公司在2009年7月實現了TSV首樣，2010年4月TSV產品便實現量產；華天昆山是最早能夠提供量產CIS TSV封裝代加工服務的公司之一，是少數能夠同時實現8、12寸Bumping、TSV量產封裝的公司之一。
展開 晶圓級封裝鍵合工藝2-介質鍵合
4）晶圓鍵合通過對準標記對準接觸后在鍵合機中通過升溫加壓進行鍵合。
由于鍵合過程中玻璃漿料成熔融狀態，因此此技術對鍵合面的粗糙程度有較好的容忍度。玻璃漿料鍵合在一定溫度范圍內膨脹系數與Si和玻璃接近，封接所造成的熱應力較小，因此玻璃漿料鍵合是一種工藝簡單且封裝效果較好的封裝鍵合技術。
2.4 粘合劑鍵合
這是利用高分子材料作為中間層的一種低溫鍵合技術。一般用環氧樹脂在固化劑的作用下通過高分子間的范德華力進行鍵合。由于鍵合溫度很低（150℃左右），所以產生的熱應力比較小，但是封裝氣密性受外界環境影響很大。
絕大多數晶圓粘合鍵合工藝都包括以下七個工藝步驟
1）清洗和干燥晶圓
2）在晶圓對一個或者兩個表面上旋涂一層粘合劑，旋涂可以控制涂層的均勻性和厚度，黏合劑的厚度必須能夠補償晶圓表面顆粒和表面粗糙度
3）軟烘或者預固化聚合物，對熱固性黏合劑來說，在鍵合開始之前應該處于未聚合或部分聚合狀態。
4）將晶圓對置于腔室內，并抽真空，然后讓兩晶圓相接觸。腔室氣體壓強通常在10Mpa或者更低，這樣可以使聚合物產生氣體或副產物排出鍵合界面。
5）施壓使需要鍵合的表面緊密接觸
6）重熔或固化黏合劑，控制鍵合溫度曲線
7）冷卻以及鍵合壓強釋放。一般采用氮氣吹掃腔室使晶圓溫度降低完成鍵合。
下圖7示意為一個BCB （benzocyclobutene苯甲基丁烯）有機材料鍵合示意圖
圖7 BCB bonding schematic
2.5 金屬共晶鍵合
金屬共晶鍵合（Eutectic bonding），是指在較低溫度下，將某些熔融溫度較低的共晶合金作為中間介質層，通過加熱使材料熔融，實現共晶鍵合。共晶體就是兩種金屬不以原子形式而以晶粒形式相互固溶，結合而成的機械混合物。
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