智芯文庫 | 晶圓級封裝技術

第三代半導體聯合創新孵化中心

2021年4月23日 11:41

1 引言

傳統上，IC芯片與外部的電氣連接是用金屬引線以鍵合的方式把芯片上的I／O連至封裝載體并經封裝引腳來實現。

隨著IC芯片特征尺寸的縮小和集成規模的擴大，I／O的間距不斷減小、數量不斷增多。當I／O間距縮小到70 um以下時，引線鍵合技術就不再適用，必須尋求新的技術途徑。

晶元級封裝技術利用薄膜再分布上藝，使I／O可以分布在IC芯片的整個表面上而不再僅僅局限于窄小的IC芯片的周邊區域，從而解決了高密度、細間距I／O芯片的電氣連接問題。

在眾多的新型封裝技術中，晶元級封裝技術最具創新性、最受世人矚目，是封裝技術取得革命性突破的標志。

晶元級封裝技術以晶元為加工對象，在晶元上同時對眾多芯片進行封裝、老化、測試，最后切割成單個器件。

它使封裝尺寸減小至IC芯片的尺寸，生產成本大幅度下降。晶元級封裝技術的優勢使其一出現就受到極大的關注并迅速獲得巨大的發展和廣泛的應用。

在移動電話等便攜式產品中，已普遍采用晶元級封裝型的EPROM、IPD(集成無源器件)、模擬芯片等器件。采用晶元級封裝的器件門類正在不斷增多，晶元級封裝技術是一項正在迅速發展的新技術。

為了提高晶元級封裝的適用性并擴大其應用范圍，人們正在研究和開發各種新型技術同時解決產業化過程中出現的問題，開展對晶元級封裝技術的現狀、應用和發展進行研究。

2 晶元級封裝

WLP的最初萌芽是由用于移動電話的低速I／O(low-I／O)、低速晶體管元器件制造帶動起來的，如無源的片上感應器和功率傳輸ICs等，目前WLP正處于發展階段，受到藍牙、GPS(全球定位系統)元器件以及聲卡等應用的推動，需求正在逐步增長。

當發展到3G手機生產階段時，預計各種各樣的手機內容全新應用將成為WLP的又一個成長動力，其中包括電視調諧器(TV tuners)、調頻發射器(FM transmitters)以及堆棧存儲器等。隨著存儲器件制造商開始逐步實施WLP，將引領整個行業的模式化變遷。

目前，晶元級封裝技術已廣泛用于閃速存儲器、EEPROM、高速DRAM、SRAM、LCD驅動器、射頻器件、邏輯器件、電源／電池管理器件和模擬器件(穩壓器、溫度傳感器、控制器、運算放大器、功率放大器)等領域。

晶元級封裝主要采用薄膜再分布技術、凸點形成兩大基礎技術。前者用于把沿芯片周邊分布的焊接區域轉換為在芯片表面上按平面陣列形式分布的凸點焊區。后者則用于在凸點焊區上制作凸點，形成焊球陣列。

3 薄膜再分布WL-CSP

膜再分布WL-CSP是當今使用最普遍的工藝。因為它的成本較低，非常適合大批量、便攜式產品板級應用可靠性標準的要求。

如同其它的WLP一樣，薄膜再分布WL-CSP的晶元仍采用常規晶元工藝制作。

在晶元送交WLP供貨商之前，要對晶元進行測試，以便對電路進行分類和繪出合格電路的晶元圖。晶元在再分布之前，先要對器件的布局進行評估，以確認該晶元是否適合于進行焊球再分布。

一種典型的再分布工藝，最終形成的焊料凸點呈面陣列布局，該工藝中，采用BCB作為再分布的介質層，Cu作為再分布連線金屬，采用濺射法淀積凸點底部金屬層(UBM)，絲網印刷法淀積焊膏并回流，其中底部金屬層工藝對于減少金屬間化合反應和提高互連可靠性來說十分關鍵。

再分布工藝就是在器件表面重新布置I／O焊盤。圖3示出了鍵合閃速存儲器上再分布的情形。從圖中可見，閃速存儲器芯片四邊上的原有焊盤轉換成了凸點陣列。在此實例中，器件表面使用了兩層介質層，中間夾有的一層再分布金屬化層用于改變I／O的分布。在這工序之后，電鍍上焊球凸點，于是芯片就變成了WLP產品。

將引線鍵合焊盤設計再分布成焊球陣列焊盤的缺點是：生產的WLP產品在器件設計、結構或制造成本方面不可能是最佳。但是，一旦證明其技術上可行，那么就可對這種電路重新設計，于是就可以消除外加再分布。

這種情況已成共識。為此，特別定義了一種雙相判定程序。下一代的變化可能是在芯片最后金屬層內集成再分布層，或者是一種用以改進性能的最短信號線的新設計。

重新設計可能需要補充新的軟件工具。由于重新設計可消除外加的再分布工序和相關工藝，因此，重新設計的信號、電源和接地線的結構非常低廉。聚合物用于硅片平坦化，對芯片提供必要的保護，以及用作標準的表面涂敖。

對于薄膜再分布WLP來說，單層聚合物WLP方法不失為一種成本--效益更佳的設計。

4 晶元級微凸點的制作

引線鍵合自50年前誕生以來，一直被認為是一種通用的、可靠的互連技術。但是，隨著移動通信、因特網電子商務無線接入系統及藍牙系統與傘球定位系統(GPS)技術的高速發展，手機已成為高密度存儲器最強、最快的增長動力，它正在取代PC成為高密度存儲器的技術驅動，對更低成本、更小外形、更高速的器件性能、更長的電池壽命、更好的散熱、"綠色"工藝和更高的器件可靠性的需求，使得設計人員把目光投向倒裝芯片凸點互連技術，以取代傳統的引線鍵合技術。

鉛錫凸點技術發展的關鍵技術推動力來自持續的器件尺寸緊縮。在130nm技術標準下，約有30%的邏輯芯片需要凸點技術。但是在90 nm技術標準下，這一數據躍升到60%，當發展到了65 nm器件量產制造時，金凸點技術的需求則攀升至80%以上。

WLP以BGA技術為基礎，是一種經過改進和提高的CSP。有人又將WLP稱為晶元級芯片尺寸封裝(WLP-CSP)它不僅充分體現了BGA、CSP的技術優勢，而且是封裝技術取得革命性突破的標志。

晶元級封裝技術采用批量生產工藝制造技術，可以將封裝尺寸減小至IC芯片的尺寸，生產成本大幅度下降，并且把封裝與芯片的制造融為一體，將徹底改變芯片制造業與芯片封裝業分離的局面。

正因為晶元級封裝技術有如此重要的意義，所以，它一出現就受到極大的關注并迅速獲得巨大的發展和廣泛的應用

4.1 凸點下金屬化層(UBM)

在倒裝芯片互連方式中，UBM層是IC上金屬焊盤和金凸點或焊料凸點之間的關鍵界面層。該層是倒裝芯片封裝技術的關鍵因素之一，并為芯片的電路和焊料凸點兩方面提供高可靠性的電學和機械連接。

凸點和I／O焊盤之間的UBM層需要與金屬焊盤和晶圓鈍化層具有足夠好的粘結性；在后續工藝步驟中保護金屬焊盤；在金屬焊盤和凸點之間保持低接觸電阻；可以作為金屬焊盤和凸點之間有效的擴散阻擋層；并且可以作為焊料凸點或者金凸點沉積的種子層。

UBM層通常是在整個晶圓表面沉積多層金屬來實現。用于沉積UBM層的技術包括蒸發、化學鍍和濺射沉積。

在高級封裝中，無論從成本還是技術角度考慮，晶圓凸點制作都非常關鍵。在晶圓凸點制作中,金屬沉積占到全部成本的50%以上。晶圓凸點制作中最為常風的金屬沉積步驟是凸點下金屬化層(UBM)的沉積和凸點本身的沉積,一般通過電鍍工藝實現。

電鍍技術可以實現很窄的凸點節距并維持高產率。并且該項技術應用范圍也很廣，可以制作不同尺寸、節距和幾何形狀的凸點，電鍍技術已經越來越廣泛地在晶圓凸點制作中被采用，成為最具實用價值的方案。

首先在晶圓上完成UBM層的制作。然后沉積厚膠并曝光，為電鍍焊料形成模板。電鍍之后，將光刻膠去除并刻蝕掉暴露出來的UBM層。最后一部工藝是再流，形成焊料球。電鍍制作微凸點的詳細工藝步驟為：

(1)在晶元上蒸發／濺射籽晶導電層(seed conductive layer)的金屬層；

(2)在晶元上旋轉涂覆一層光刻膠；

(3)光刻電極窗口陣列圖形；

(4)通過光刻膠上小孔電鍍金屬微嵌入體；

(5)去除光刻膠；

(6)刻蝕已暴露的籽晶導電層。

(7)在金屬嵌入體上涂覆厚層光刻膠；

(8)套刻出Au凸點；

(9)刻蝕掉部分厚膠，使金屬嵌入體的突出部分得以顯現；

(10)電鍍Au凸點；

(11)在嵌入體頂部淀積一層很薄的Au或Cu層。

共面性是指晶元內所有凸點高度的一致性，它在倒裝芯片鍵合工藝中有著嚴格的要求。在倒裝芯片鍵合中，凸點的高度變化會導致力的不均勻分布、芯片碎裂和電學開路。對于凸點共面性的典型要求是在整個芯片的凸點的高度差不能大于5μm。

5 厚膜光刻

晶圓級工藝技術，如微小間距晶圓凸點、引線焊盤重分布和集成無源元件等為很多應用提供了方便的解決方案。

目前，許多IC和MEMS的器件已經應用了這些技術。利用這些技術，可以在晶圓級實現器件封裝和測試，再進行其后的切割工序。

通常高級封裝技術涉及5～100 μm的厚膜工藝，如厚膠旋涂、對表面有較大起伏的厚膠均勻曝光以及獲得非常陡峭的厚膠側壁。等倍式全場曝光系統是一種可以滿足這種需求的設備解決方案，其產量高、自對準成本低，在厚膜光刻領域成為投影式步進機最具競爭力的系統。

晶圓級封裝工藝包括金屬化、光刻、電介質淀積和厚膜光刻膠旋涂、焊料淀積和回流焊接。圖形化工藝通常涉及到用幾層金屬制作用于凸點基礎的凸點下金屬層(UBM)。凸點和晶圓連接的導電性要很好，鈍化層和凸點下金屬層需要有很好的附著性。

光刻膠圖形化的標準工藝流程包括清洗、涂膠、前烘、曝光、后烘、顯影和堅膜。每步工藝都需要定義一套參數，這些參數對以后的工序有所影響。光刻膠圖形化完成之后，通過電鍍或蒸鍍方法向空穴里填充焊料或金。下一步就是去除光刻膠，在烤爐內進行回流工藝，將柱狀凸點轉換成球形凸點。

厚光刻膠涂層將保留在芯片上作為制造金屬焊點微模具的掩模。重分布涂層可以改裝成凸點版圖，或者作為周邊焊盤和面積分布焊盤陣列的連線，這些焊盤陣列由5～100 μm厚的具有不同電學、化學、機械和熱屬性多晶硅膜制成。

隔離再分布區域跡線需要具有高強度、高熱穩定性和低絕緣系數的材料。這些材料已經研發成功，其中一類材料稱為聚酰亞胺(如杜邦公司研制的PI系列)，另外一種絕緣材料是美國道化學公司(Dow chemicals)的苯丙環丁烯(Cyclotene；BCB)。PI和BCB廣泛應用于倒裝芯片凸點封裝及其他封裝工藝。

使用厚膜光刻膠的焊盤、凸點和球下金屬層結構的微特征模具可以滿足WLP中的不同需要。盡管普遍應用的金屬化材料是錫鉛、金和銅，但是也可應用其他幾種材料來實現。用于標準化應用的材料要求具有高分辨率圖形轉換和易于剝離的屬性。

很多實際應用需要光刻膠厚度超過100μm。為了能獲得這樣的厚度，制造商研制出合適的涂層材料。

為了滿足這些需要，制造商們研制出相應的材料和工藝設備。很多材料可以在標準的半導體工藝設備上實現"薄"光刻膠涂層(即2-10 μm)。AZP4330(安智電子材料集團)和Shipley\\\\\\\\\\'s 955(Rohm&Haas公司／Shipley公司)光刻膠用于實現5～100μm光刻膠膜層厚度。

利用多層涂層工藝可以實現25 μm膜厚的光刻膠涂層，但這將會增加生產時間和成本。AZ P4620和SPR 220單層可以實現25 μm厚度。對于更厚的涂層，材料和厚度的選擇范圍變得更小。

當用單層淀積得到所需的光刻膠涂層時，在成本上會有很多益處。因此，研制單層50 μm及以上厚度的光刻膠材料是非常必要的。例如JSR THB-611P和安智電子材料集團的AZPLP100XT等材料可以實現單層60 μm及以上厚度的光刻膠涂層。最近的研究工作主要是利用AZ9260實現單層65 μm厚度的光刻膠涂層和利用AZ50XT實現單層100 μm厚度的光刻膠。

厚膜工藝對于系統有一些特殊的要求。對準系統須能在整個膠厚范圍和晶圓表面起伏的特定高度均勻的識別作為對準標記的幾何圖案。

由于曝光源利用平行光曝光而不依賴焦點，因此可以利用接近式光刻機結合陰影曝光原理來實現。

光刻過程對于接近式掩模對準曝光機的要求包括：高強度、高均勻性、紫外光的波長與光刻膠的敏感波長相吻合、亞微米級的對準精度和在曝光過程中掩模和晶圓之間保持準確可控且一致的間隙。

EVG公司的NanoAlign技術以最高的對準精度和分辨率以及最低的使用成本為設計理念來凸現全場曝光技術的優勢。

目前，其公司的所有曝光機已經應用了此項技術。其目標包括了主動異常控制和亞100 nm動態對準分辨率。其設備包括從標準型號改進而來的專門涂膠設備與接觸／接近式曝光機。

最新型的200 mm EVG6200 Infinity和300 mm EVG IQ Aligner曝光機擁有良好的靈活性與友好的客戶界面，可以充分滿足需要厚膠工藝的φ200 mm與φ300 mm晶圓的工業生產。

6 晶元減薄

芯片減薄技術，在疊層式芯片封裝技術方面是至關重要的，因為它降低了封裝貼裝高度，并能夠使芯片疊加而不增加疊層式芯片系統方面的總高度。

智能卡和RFID是體現薄型晶元各項要求的重要部分最薄的單芯片應用形式。較薄的芯片可增加熱循環可靠性，且支持薄形產品。但芯片薄到什么程度取決于晶元直徑和WLP工藝，其原因是：薄的晶元表面容易產出損傷，引起微裂紋，以及在其后的操作中造成晶元破裂。

由于晶元背面研磨是晶元加工工藝的最終步驟，而晶元要減薄到什么程度卻受WLP工藝限制。因此，把晶元級封裝看作是晶元工藝的延伸，在設計晶元工藝時應考慮到封裝工藝步驟的適用范圍。

硅與安裝基板熱膨脹系數匹配不良是封裝焊料球在熱循環試驗及現場使用中產生疲勞失效的重要原因。另外，這種失效也與每個元件自身的強度如何密切相關。芯片越薄，柔性也越好，焊料球抗疲勞的性能必將得到提高。

因此，將晶元減薄并由此減小芯片厚度，也是改進焊料凸點可靠性的重要措施之一。在晶元級封裝加工之前減薄晶元，容易使晶元變形甚至破碎，這是不可取的。

在晶元級封裝加工完成之后進行晶元減薄是一種較好的辦法，但實施起來比較困難。供晶元級封裝制造用的晶元和減薄技術及設備正在開發之中。

7 晶元級封裝的優勢

晶元級封裝以BGA技術為基礎，是一種經過改進和提高的CSP，充分體現了BGA、CSP的技術優勢。

它具有許多獨特的優點：①封裝加工效率高，它以晶元形式的批量生產工藝進行制造；②具有倒裝芯片封裝的優點，即輕、薄、短、小；③晶元級封裝生產設施費用低，可充分利用晶元的制造設備，無須投資另建封裝生產線；④晶元級封裝的芯片設計和封裝設計可以統一考慮、同時進行，這將提高設計效率，減少設計費用；⑤晶元級封裝從芯片制造、封裝到產品發往用戶的整個過程中，中間環節大大減少，周期縮短很多，這必將導致成本的降低；⑥晶元級封裝的成本與每個晶元上的芯片數量密切相關，晶元上的芯片數越多，晶元級封裝的成本也越低。晶元級封裝是尺寸最小的低成本封裝。晶元級封裝技術是真正意義上的批量生產芯片封裝技術。

WLP的優勢在于它是一種適用于更小型集成電路的芯片級封裝(CSP)技術，由于在晶元級采用并行封裝和電子測試技術，在提高產量的同時顯著減少芯片面積。由于在晶元級采用并行操作進行芯片連接，因此可以大大降低每個I／O的成本。

此外，采用簡化的晶元級測試程序將會進一步降低成本。利用晶元級封裝可以在晶元級實現芯片的封裝與測試。

8 晶元級封裝技術的發展趨勢

晶元級封裝技術要努力降低成本，不斷提高可靠性水平，擴大在大型IC方面的應用。在焊球技術方面，將開發無Pb焊球技術和高Pb焊球技術。隨著IC晶元尺寸的不斷擴大和工藝技術的進步，IC廠商將研究與開發新一代晶元級封裝技術，這一代技術既能滿足φ300 mm晶元的需要，又能適應近期出現的銅布線技術和低介電常數層間介質技術的要求。

此外，還要求提高晶元級封裝處理電流的能力和承受溫度的能力。WLBI(晶元級測試和老化)技術也是需要研究的重要課題。WLBI技術是要在IC晶元上直接進行電氣測試和老化，這對晶元級封裝簡化工藝流程和降低生產成本都具有重要的意義。

結束語

晶元級封裝技術是低成本的批量生產芯片封裝技術。晶元級封裝與芯片的尺寸相同，是最小的微型表面貼裝器件。由于晶元級封裝的一系列優點，晶元級封裝技術在現代電子裝置小型化、低成本化需求的推動下，正在蓬勃向前發展。

當前，晶元級封裝技術通常適用于I／O數低的小尺寸芯片。業界還需要開發新的技術，降低生產成本，發展大尺寸芯片的晶元級封裝和精細節距焊球陣列晶元級封裝。

現代電子裝置選擇封裝類型時，既要滿足設計要求又要成本最低。現有水平的晶元級封裝還只是一種可供選擇的封裝類型。

要使晶元級封裝技術成為未來量大面廣的產品主流制造技術，還有許多工作要做。把半導體芯片和WLP封裝結合起來設計，對WLP器件的布局無疑會帶來好處，并可改善器件性能。在WLP中，由于晶元上的所有器件的封裝步驟都是同時進行的，成批加工可降低封裝成本。

附：Fan-in和Fan-out的區別

從技術特點上看，晶圓級封裝主要分為Fan-in和Fan-out兩種。傳統的WLP封裝多采用Fan-in型態，應用于低接腳（Pin）數的IC。但伴隨IC訊號輸出接腳數目增加，對錫球間距（Ball Pitch）的要求趨于嚴格，加上印刷電路板（PCB）構裝對于IC封裝后尺寸以及訊號輸出接腳位置的調整需求，因此變化衍生出擴散型（Fan-out）與Fan-in加Fan-out等各式新型WLP封裝型態，其制程甚至跳脫傳統WLP封裝概念。

根據Amkor中國區總裁周曉陽介紹：采用Fan-in封裝的芯片尺寸和產品尺寸在二維平面上是一樣大的，芯片有足夠的面積把所有的I/O接口都放進去。而當芯片的尺寸不足以放下所有I/O接口的時候，就需要Fan-out，當然一般的Fan-out 在面積擴展的同時也加了有源和/或無源器件以形成SIP。

首先談一下扇入型

根據麥姆斯咨詢的一份報告顯示。扇入型封裝技術已經成功獲得應用，并穩定增長了十余年。由于其固有的、無可比擬的最小封裝尺寸和低成本相結合的優勢，至今仍極具吸引力。憑借這些優勢，它逐漸滲透進入受尺寸驅動的手持設備和平板電腦市場，并在這些設備領域仍保持旺盛的生命力。據估計，目前有超過90%的扇入型封裝技術應用在手機領域。談及扇入型封裝技術應用，如今高端智能手機內所有的封裝器件中，超過30%采用了扇入型封裝。因此，扇入型封裝技術在手機領域還處于商業黃金期。

盡管扇入型封裝技術的增長步伐到目前為止還很穩定，但是全球半導體市場的轉變，以及未來應用不確定性因素的增長，將不可避免的影響扇入型封裝技術的未來前景。隨著智能手機出貨量增長從2013年的35%下降至2016年的8%，預計到2020年這一數字將進一步下降至6%，智能手機市場引領的扇入型封裝技術應用正日趨飽和。盡管預期的高增長并不樂觀，但是智能手機仍是半導體產業發展的主要驅動力，預計2020年智能手機的出貨量將達20億部。

目前主要的扇入型封裝器件為WiFi/BT（無線局域網、藍牙）集成組件、收發器、PMIC（電源管理集成電路）和DC/DC轉換器（約占總量的50%），以及包括MEMS和圖像傳感器在內的各種數字、模擬、混合信號器件。扇入型封裝技術未來可能面臨的最大挑戰，或將是系統級封裝的器件功能集成。下圖為系統級封裝增長對扇入型封裝出貨量的影響，其整體復合年增長率從9%下降到了6%。本報告詳細分析了系統級封裝的增長及其對扇入型封裝的影響。

受系統級封裝影響的扇入型封裝出貨量預測

而扇入型的市場，從2015年的統計顯示，看出外包半導體封測占據了主要的市場份額，其中包括一家IDM廠商（TI，德州儀器）和一家代工廠（TSMC，臺積電）。STATS ChipPAC（新科金朋）被JCET（長電科技）收購后展現出強勁的跨躍發展。而在設計端，Qualcomm（高通）和Broadcom（博通）推動了整個扇入型封裝50%的市場。

扇入型封裝制造市場份額

關于封裝技術，過去幾年市場大多關注扇出型晶圓級封裝技術的發展。但是，扇入型封裝走出了一條自己的發展道路和路徑圖，除了進一步擴展，它仍能帶來其它類型的創新技術，如六面模具保護等。本報告提供了兩種扇入型封裝技術發展路徑圖的詳細分析：一種為大規模批量生產（HVM）路徑圖，另一種為生產就緒路徑圖。路徑圖包括I/O計數器、L/S、凸點間距、封裝厚度、尺寸等等。此外，本報告還從利用IC技術節點和進一步前端擴展扇入型IC器件方面分析了扇入型封裝技術。盡管扇入型封裝技術的HVM生產路徑的擴展速度慢于扇出型封裝技術，但扇入型封裝技術有能力達到大多數扇出型封裝的擴展條件，具備隨時可提供的生產就緒發展路徑。

其次談一下扇出型

扇出型封裝采取拉線出來的方式，成本相對便宜；fan out WLP可以讓多種不同裸晶，做成像WLP制程一般埋進去，等于減一層封裝，假設放置多顆裸晶，等于省了多層封裝，有助于降低客戶成本。此時唯一會影響IC成本的因素則為裸晶大小。

2013年起，全球各主要封測廠積極擴充FOWLP產能，主要是為了滿足中低價智慧型手機市場，對于成本的嚴苛要求。FOWLP由于不須使用載板材料，因此可節省近30%封裝成本，且封裝厚度也更加輕薄，有助于提升晶片商產品競爭力

麥姆斯咨詢的報告顯示，2016年是扇出型封裝市場的轉折點，蘋果和臺積電的加入改變了該技術的應用狀況，可能將使市場開始逐漸接受扇出型封裝技術。扇出型封裝市場將分化發展成兩種類型：

- 扇出型封裝“核心”市場，包括基帶、電源管理及射頻收發器等單芯片應用。該市場是扇出型晶圓級封裝解決方案的主要應用領域，并將保持穩定的增長趨勢。

- 扇出型封裝“高密度”市場，始于蘋果公司APE，包括處理器、存儲器等輸入輸出數據量更大的應用。該市場具有較大的不確定性，需要新的集成解決方案和高性能扇出型封裝解決方案。但是，該市場具有很大的市場潛力。

由于扇出型封裝技術具有潛力巨大的“高密度”市場和增長穩定的“核心”市場，該領域的供應鏈預計將在扇出型封裝能力方面投入巨資。一些廠商已經能夠提供扇出型晶圓級封裝，但還有許多廠商仍處于扇出型封裝平臺的開發階段，以期能夠進入扇出型封裝市場，擴大它們的產品組合。

除了臺積電之外，STATS ChipPAC（新加坡星科金朋）將利用JCET（江蘇長電科技）的支持進一步投入扇出型封裝技術的開發（2015年初，江蘇長電科技以7.8億美元收購了新加坡星科金朋）；ASE（日月光集團）則和Deca Technologies建立了深入的合作關系（2016年5月，Deca Technologies獲日月光集團6000萬美元投資，日月光集團則獲得Deca Technologies的M系列扇出型晶圓級封裝技術及工藝授權）；Amkor（安靠科技）、 SPIL（矽品科技）及Powertech（力成科技）正瞄準未來的量產而處于扇出型封裝技術的開發階段。三星看上去似乎有些落后，它正在抉擇如何參與競爭。