3D封裝的案例
3D封裝成半導體大廠PK焦點，英特爾臺積電三星中芯國際各有千秋
臺積電雖然定位于晶圓代工業(yè)務，對于先進封裝也極為重視，數年前便推出WLSI(Wafer-Level-System-Integration)技術平臺，應對異構集成趨勢。該平臺包括CoWoS封裝、InFO封裝等晶圓級封裝技術。2018年中期臺積電又推出了接近 3D封裝層次的多芯片堆疊技術 SoIC，主要是針對 10nm 以下的工藝技術進行晶圓級接合。據DIGITIMES消息，臺積電內部已經把SoIC正式列入WLSI平臺，并稱一兩年內采用SoIC封裝的產品將會商品化。另有消息稱，賽靈思與臺積電公司已經就7nm工藝和3D IC技術開展合作，將共同打造其下一代All Programmable FPGA、MPSoC和3D IC。
在2018年舉行的三星晶圓代工論壇上，三星公布了在封測領域的路線圖。三星目前已經可以提供2.5D封裝層次的I-Cube技術，同時計劃2019年推出3D SiP系統(tǒng)級封裝。三星的IC設計服務合作伙伴智原也在先進封裝工藝方面與其進行配合，提供與3D SiP 封裝工藝相對應的方案。
中芯國際對3D封裝技術也有所布局，2014年它與長電科技合資建立中芯長電半導體公司。中芯長電面向凸塊加工(Bumping)等中段硅片工藝進行代工制造。2016年中芯長電14納米凸塊加工實現(xiàn)量產。這也意味著，中芯國際在3D封裝技術上邁出了重要一步。
專業(yè)封測廠面臨新挑戰(zhàn)
隨著3D封裝的重要性不斷提升，盡管英特爾、臺積電等均表示，開發(fā)3D封裝技術的主要目標，并非要與專業(yè)封測代工廠(OSAT)競爭，但是這一趨勢必然會對原有產業(yè)格局造成影響。
展開 后摩爾定律時代，3D封裝競爭硝煙已起
于是集成電路業(yè)者開始探討后摩爾定律時代下集成電路的發(fā)展方向，而3D封裝則是其中一個選擇。
包括英特爾、臺積電、三星和一些OSAT廠都投入到3D封裝的研發(fā)當中去。
3D封裝是什么
3D封裝號稱是超越摩爾定律瓶頸的最大“殺手锏”，又稱立體封裝技術，是在X-Y平臺的二維封裝的基礎上向z方向發(fā)展的高密度封裝技術。
與傳統(tǒng)封裝相比，使用3D技術可縮短尺寸、減輕重量達40-50倍;在速度方面，3D技術節(jié)約的功率可使3D元件以每秒更快的轉換速度運轉而不增加能耗，寄生性電容和電感得以降低，同時，3D封裝也能更有效地利用硅片的有效區(qū)域。這種封裝在集成度、性能、功耗等方面更具優(yōu)勢，同時設計自由度更高，開發(fā)時間更短，是各封裝技術中最具發(fā)展前景的一種。
傳統(tǒng)意義上 3D 封裝包括 2.5D 和3D TSV 封 裝 技 術 。 硅通孔技術（TSV）實現(xiàn) Die 與 Die 間的垂直互連，通過在 Si 上打通孔進行芯片間的互連，無需引線鍵合，有效縮短互連線長度，減少信號傳輸延遲和損失，提高信號速度和帶寬，降低功耗和封裝體積，是實現(xiàn)多功能、高性能、高可靠性且更輕、更薄、更小的芯片系統(tǒng)級封裝。
由于 3D TSV 封裝工藝在設計、量產、測試及供應鏈等方面還不成熟，且工藝成本較高，目前業(yè)界采用介于2D和3D之前的2.5D連接層封裝形式，通過在 Die 和基板間添加一層連接 層 ，大幅度提高封裝的輸入輸出（I/O）信號密度，是3D TSV 封裝大規(guī)模商用之前既經濟又實用的方案。
一馬當先的臺積電
就像在外賣出現(xiàn)之前，我們永遠不知道泡面的競爭對手竟然不是同行。
展開 Moldex3D模流分析之晶片封裝成型功能導覽(一)
芯片封裝成型總覽 (IC Packaging)
Moldex3D芯片封裝成型模塊不僅預測芯片封裝成型制程，亦能協(xié)助金線偏移與導線架變形的現(xiàn)象，也能與FEA軟件接軌執(zhí)行更深入的結構分析。而且，Moldex3D芯片封裝模塊能進行六種不同的芯片封裝成型制程仿真：轉注成型 (Transfer Molding)、毛細底部填膠 (Capillary Underfill)、成型底部填膠 (Molded Underfill)、壓縮成型 (Compression Molding)、嵌入式晶圓級封裝 (Embedded Wafer Level Package)、非流動性底部填膠(No Flow Underfill) 及非導電性黏著 (Non Conductive Paste) 制程。
1. 功能導覽 (Function Overview)
Moldex3D芯片封裝模塊，能協(xié)助設計師分析不同的芯片封裝成型制程。
在轉注成型分析 (Transfer Molding) 與成型底部填膠分析 (Molded Underfill) 中，Moldex3D芯片封裝成型模塊能分析空洞、縫合線、熱固性塑料的硬化率、流動型式及轉化率；透過后處理結果，能檢測翹曲、金線偏移及導線架偏移的現(xiàn)象。
在壓縮成型分析 (Compression Molding)／嵌入式晶圓級封裝分析 (Embedded Wafer Level Package)／非流動性底部填膠分析 (No Flow Underfill)／非導電性黏著分析 (Non Conductive Paste)中，Moldex3D芯片封裝成型模塊能分析空洞、縫合線及流動型式。
在毛細底部填膠分析 (Capillary Underfill) 中，能模擬毛細流動 (底膠材料受到的表面張力與底膠間接觸角的影響)、凸塊及填膠過程的基板。
展開 美國押注3D封裝，為芯片未來做準備
Yole：3D堆疊IC的前景可期
產業(yè)研究機構Yole Développement(Yole)的最新研究指出，在AI、資料中心和HPC發(fā)展的推動下，F(xiàn)CBGA封裝的營收預期將從2020年的100億美元成長至2025年的120億美元。FCBGA封裝未來五年的產業(yè)規(guī)模年平均復合成長率(CAGR)達3%。截至2025年，F(xiàn)CBGA營收預期將超過100億美元。晶圓需求主要來自3D堆疊元件，與2020年相較，晶圓總體成長為CAGA 8.5%。
其中包含F(xiàn)CBGA、扇出型、WLCSP和3D堆疊封裝，3D堆疊IC的目標是在未來五年中以24.8％的CAGR成長，其中HBM占48%、3D占27%，而3D NAND占82%。臺積電仍保持領先地位，其2019年占扇出型封裝市場69%市占率。WLCSP封裝在智慧手機相關應用中已經成為不可或缺的一環(huán)。另外，日月光半導體、江蘇長電科技、安靠科技和矽品是WLCSP晶圓市場的領導廠商。
中介層、EMIB、Foveros、die對die的堆疊、ODI、AIB和TSV。所有這些單詞和首字母縮寫詞都具有一個重要的功能，它們都涉及硅的兩個位之間如何物理連接。簡單來說，可以通過印刷電路板連接兩個芯片。這種方案很便宜，但沒有太大的帶寬。在這個簡單的實現(xiàn)之上，還有多種方法可以將多個小芯片連接在一起，而臺積電擁有許多這樣的技術。為了統(tǒng)一其2.5D和3D封裝變體的所有不同名稱，TSMC在早前的技術大會上推出了其新的首要品牌：3DFabric。
3DFabric作為一個 品 牌 具 有一定的意義，可以將臺積電提供的數十種封裝技術結合在一起。
展開 
Moldex3D模流分析之芯片封裝基本步驟
功能導覽 (Function Overview)
Moldex3D芯片封裝模塊，能協(xié)助設計師分析不同的芯片封裝成型制程。
在轉注成型分析 (Transfer Molding) 與成型底部填膠分析 (Molded Underfill) 中，Moldex3D芯片封裝成型模塊能分析空洞、縫合線、熱固性塑料的硬化率、流動型式及轉化率；透過后處理結果，能檢測翹曲、金線偏移及導線架偏移的現(xiàn)象。
在壓縮成型分析 (Compression Molding)／嵌入式晶圓級封裝分析 (Embedded Wafer Level Package)／非流動性底部填膠分析 (No Flow Underfill)／非導電性黏著分析 (Non Conductive Paste)中，Moldex3D芯片封裝成型模塊能分析空洞、縫合線及流動型式。
在毛細底部填膠分析 (Capillary Underfill) 中，能模擬毛細流動 (底膠材料受到的表面張力與底膠間接觸角的影響)、凸塊及填膠過程的基板。Moldex3D模擬真實的填膠過程步驟，預測可能產生的空洞位置。
注意：Moldex3D芯片封裝成型模塊支持solid與eDesign (僅轉注成型) 網格模型。
Moldex3D芯片封裝成型的應用
基本步驟 (Basic Procedures)
Moldex3D芯片封裝成型模塊支持不同的芯片封裝成型分析：轉注成型分析、毛細底部填膠分析、成型底部填膠分析、壓縮成型分析、嵌入式晶圓級封裝分析，以及非流動性底部填膠分析／非導電性黏著分析。在Moldex3D開始使用時，點擊新增來創(chuàng)建新的芯片封裝項目或開啟來使用既有的。請注意要將制程類型設為芯片封裝來啟用相關功能。
展開 3D封裝香了，解決設計痛點需要強大利器
間距小了以后，連線就會多很多，使芯片的容量和速度都比以前大很多，這就是為什么一些領先的代工廠在做或想做2.5D先進封裝的原因。
在這個基礎上出現(xiàn)了更先進的技術：在兩個裸片之間做連接，例如Wafer -Bonding，間距有可能從2位數變成了1位數，在1mm2上就會大于1萬個點，速度和容量會大很多。
因此，從2D走向3D的優(yōu)勢是：
連線更短。
有更低的功耗，挑戰(zhàn)是從90nm到45nm、28nm、7nm……，線上的延遲會越來越多，功耗也會越來越大。
更高的性能。線上延遲減少了以后，芯片就會運行得更快。
更高的帶寬。例如很多客戶喜歡把芯片跟HBM放在一起，相比DDR4、DDR5或DDR6，HBM的優(yōu)勢之一是帶寬高，但是速度稍遜。
封裝的尺寸會小很多。目前封裝也是一個痛點，很多客戶拿不到產能，不一定是晶圓廠的產能拿不到，而是封裝廠的產能拿不到，因為大基板是很難做。
更好的良率，在晶圓廠流片時，良率和面積是呈指數關系的，往往面積越大，良率越低。
3D封裝的設計挑戰(zhàn)是什么？
劉淼曾陪客戶的工程師查看一個大的yield（良率）問題，因為客戶的芯片很大，有20多個裸片，但良率沒有規(guī)律，出現(xiàn)壞點的地方是隨機的。因此這種情況下，只能盡量把芯片面積做小。所以3D堆疊把以前很大的芯片分成兩三個小的，良率會上升，制造成本下降。但是3D的設計成本要增加，因為比以前復雜很多。
綜合起來，3D封裝主要有以下2個痛點。
1） 3D-IC設計聚合與管理。包括：①裸片放置與Bump規(guī)劃。②SoC和封裝團隊各自為戰(zhàn)。③缺少代表多種技術的統(tǒng)一數據庫。
展開 Moldex3D模流分析之芯片封裝模組導覽
功能導覽 (Function Overview)
Moldex3D芯片封裝模塊，能協(xié)助設計師分析不同的芯片封裝成型制程。
在轉注成型分析 (Transfer Molding) 與成型底部填膠分析 (Molded Underfill) 中，Moldex3D芯片封裝成型模塊能分析空洞、縫合線、熱固性塑料的硬化率、流動型式及轉化率；透過后處理結果，能檢測翹曲、金線偏移及導線架偏移的現(xiàn)象。
在壓縮成型分析 (Compression Molding)／嵌入式晶圓級封裝分析 (Embedded Wafer Level Package)／非流動性底部填膠分析 (No Flow Underfill)／非導電性黏著分析 (Non Conductive Paste)中，Moldex3D芯片封裝成型模塊能分析空洞、縫合線及流動型式。
在毛細底部填膠分析 (Capillary Underfill) 中，能模擬毛細流動 (底膠材料受到的表面張力與底膠間接觸角的影響)、凸塊及填膠過程的基板。Moldex3D模擬真實的填膠過程步驟，預測可能產生的空洞位置。
注意：Moldex3D芯片封裝成型模塊支持solid與eDesign (僅轉注成型) 網格模型。
Moldex3D芯片封裝成型的應用
1. 模塊導覽 (Modules Overview)
Moldex3D支持的芯片封裝成型制程：
- 轉注成型 (Transfer Molding)
轉注成型制程將芯片封裝，避免芯片受到任何外在因素的損傷。常用的材料為陶瓷與塑料(環(huán)氧成型塑料EMC)，由于塑料成本較低，因此塑料轉注成型是常用的封裝制程技術。
展開 ANSYS 2.5D/3D封裝SI/PI分析 -【上海】線下研討會
2020年1月9日 | 上海
2.5D/3D封裝SI/PI分析
簡介：2.5D/3D封裝工藝、高密度PCB和數字射頻混合電路極大的增加了智能電子設備的設計復雜度，精度和自動化程度成為影響仿真分析效率的關鍵因素。本次線下研討會將從SI、PI和EMI仿真精度和自動化角度出發(fā)，以高速并行總線、高速串行總線和射頻電路Desense仿真分析為內容，指導課程參與者進行完整的仿真操作，體驗ANSYS智能電子設計仿真方案的精準與高效。
會議信息
地點：上海市黃浦區(qū)南京西路128號永新廣場16樓
費用：500元/人
報名截止日期：2020年1月8日，17：00
報名方式
掃描下方二維碼
或點擊報名：http://event.31huiyi.com/1729755055/index?c=jishulink
展開 英特爾晶元代工廠Chiplet和3D封裝技術揭秘
然而，英特爾最初涉足 3D 封裝技術遠比 AMD 的基于有機中介層的設計復雜得多，后者既有優(yōu)點也有缺點。證據將出現(xiàn)在最終的芯片中，英特爾表示該芯片有望在 2023 年推出。Arrow Lake和Lunar Lake將在 2024 年跟進。
行業(yè)應用方案 | 2.5D/3D 芯片封裝
Ansys 行業(yè)應用方案連載（5） | 2.5D/3D 芯片封裝
隨著半導體工藝的不斷縮小，物理極限制約著工藝的進一步發(fā)展。2.5D/3D IC先進封裝技術通過堆疊2D芯片，并在3D方向進行連接，有望進一步提升芯片集成密度，并且顯著減小互聯(lián)延時和互聯(lián)密度，挖掘系統(tǒng)的性能潛力，系統(tǒng)的功耗也得以降低。2.5D/3D IC封裝提供了比以往都要靈活的方法，把不同技術的集成電路進一步集成，如存儲器和邏輯電路、射頻（RF）和混合信號組件、光電子器件等，為實現(xiàn)小而強大的系統(tǒng)提供了新方向。
2.5D/3D IC封裝提供更高集成度的同時，也引入了非常多的挑戰(zhàn)。布線尺寸的減小增加了互連線之間的干擾，芯片間距的縮小增加了相互干擾，發(fā)熱將會成為約束系統(tǒng)的關鍵問題，必須對熱進行合理的規(guī)劃和管理，多芯片的堆疊也增加了應力開裂的風險。Ansys CPS Platform提供了從芯片，封裝，PCB，系統(tǒng)級的多物理層耦合的仿真平臺，覆蓋電磁，電熱，應力多個學科。Ansys成熟的解決方案，成熟的工具配套，廣泛的用戶群體，為2.5D/3D IC的產品設計提供了強有力的支撐。
展開 行業(yè)應用方案 | 2.5D/3D 芯片封裝
2.5D/3D IC先進封裝技術通過堆疊2D芯片，并在3D方向進行連接，有望進一步提升芯片集成密度，并且顯著減小互聯(lián)延時和互聯(lián)密度，挖掘系統(tǒng)的性能潛力，系統(tǒng)的功耗也得以降低。2.5D/3D IC封裝提供了比以往都要靈活的方法，把不同技術的集成電路進一步集成，如存儲器和邏輯電路、射頻（RF）和混合信號組件、光電子器件等，為實現(xiàn)小而強大的系統(tǒng)提供了新方向。
2.5D/3D IC封裝提供更高集成度的同時，也引入了非常多的挑戰(zhàn)。布線尺寸的減小增加了互連線之間的干擾，芯片間距的縮小增加了相互干擾，發(fā)熱將會成為約束系統(tǒng)的關鍵問題，必須對熱進行合理的規(guī)劃和管理，多芯片的堆疊也增加了應力開裂的風險。Ansys CPS Platform提供了從芯片，封裝，PCB，系統(tǒng)級的多物理層耦合的仿真平臺，覆蓋電磁，電熱，應力多個學科。Ansys成熟的解決方案，成熟的工具配套，廣泛的用戶群體，為2.5D/3D IC的產品設計提供了強有力的支撐。
Chip-on-Wafer-on-Substrate (CoWoS) 工藝（圖片來源：wikichip）
Ansys解決方案
一、Interposer參數提取和設計優(yōu)化
Interposer作為2.5D/3D IC互聯(lián)的載體，精確的互聯(lián)參數提取是非常重要的一個環(huán)節(jié)，HFSS/SIwave可以提供多種求解器。
展開 
【Ansys線上直播回看】Ansys 2.5D/3D IC封裝仿真分析案例分享
『點擊觀看直播回放』
2.5D/3D IC相比較傳統(tǒng)IC具有更高的功能密度。通過包含鍵合、倒裝、堆疊、Interposer和RDL再布線層等技術的組合，實現(xiàn)很高的功能密度，具有明顯的系統(tǒng)優(yōu)勢，由于2.5D/3D IC設計的復雜性，需要用三維電磁場工具精確抽取片上和封裝的三維電磁寄生效應，5月26日下午4點，【Ansys 2.5D/3D IC封裝仿真分析案例分享】網絡研討會即將開播，本次網絡研討會基于HFSS最新推出的2.5D/3D封裝仿真流程，幫助設計者完成GDS導入，interposer模型處理及3D全波仿真等過程，充分了解和體驗HFSS針對2.5D/3D IC設計的全新解決方案。
此次網絡直播吸引了眾多觀眾在線觀看，在會后我們也陸續(xù)收到在線觀眾以及其他用戶前來詢問，在此附上本場網絡直播錄播內容，供大家回看學習。
▼▼▼2020 Ansys網絡研討會有獎反饋 - 可免費獲取本場錄播和講解資料，參與者均可獲得千元培訓券及技術鄰金幣獎勵！
關于Simulation World
Simulation World是一場面向全球觀眾且為免費的在線虛擬盛會，將于2020年6月10日-11日舉行，屆時，來自Ansys，客戶和合作伙伴多名演講者將在此發(fā)表主題演講。內容涵蓋自動駕駛、電氣化、工業(yè)物聯(lián)網以及后疫情時代的數字化轉型等前沿趨勢探討，Ansys合作伙伴也將在其冠名的虛擬展廳中展示相關解決方案。立即掃碼報名！
『或點擊此處進入報名通道』
展開 英特爾推出全新3D邏輯芯片封裝技術
在“2018 Architecture Day”上，處理器龍頭廠商英特爾（Intel）展示了名為“Foveros”的全新3D封裝技術。
英特爾表示，該技術首次導入了3D堆疊的優(yōu)勢，可達成在邏輯芯片上堆疊的功能。而這也是繼2018年英特爾推出突破性的嵌入式多芯片互連橋接（EMIB）2D封裝技術之后，新一代的封裝技術。
英特爾指出，“Foveros”為整合高性能、高密度和低功耗硅制程技術的元件和系統(tǒng)提供了解決方案。“Foveros”有望首次將芯片的堆疊從傳統(tǒng)的堆疊存儲芯片擴展到高性能邏輯芯片上，其中包括了CPU、GPU、以及人工智能處理器（NPU）。
另外，英特爾還強調，該技術提供了極大的靈活性，因為設計人員可在新的產品形態(tài)中叢集不同技術專利模組與各種儲存芯片和I/O配置。并使得產品能夠分解成更小的芯片組合，其中I/O、SRAM和電源傳輸電路可以整合在基礎芯片中，而高性能邏輯芯片組合則堆疊在頂部。
英特爾預計將從2019年下半年開始推出一系列采用“Foveros”技術的產品。首款“Foveros”技術的產品將整合高性能10納米運算堆疊芯片組合，并搭配22FFL低功耗基礎芯片，使其在小巧的產品中達成一流的性能與功耗效率。（Atkinson）
來源：TechNews科技新報
展開 2.5D3D封裝
常見的2.5D 封裝技術在硅中介層有 TSV 集成，芯片通常通過MicroBump（微凸塊）和中介層相連接，作為中介層的硅基板采用 Bump 和基板相連，硅基板表面通過 RDL 布線，TSV 作為硅基板上下表面電氣連接的通道， 這種 2.5D 集成適合芯片規(guī)模比較大，引腳密度高的情況，芯片一般以 FlipChip 形式安裝在硅基板上。
（圖6：2.5D 結構示意圖）
資料來源：EETimes，國盛證券研究所
3D 封裝和 2.5D 封裝的主要區(qū)別在于，2.5D 封裝是在中介層上進行布線和打孔，而 3D集成是直接在芯片上打孔（TSV）和重布線（RDL），電氣連接上下層芯片。從物理結構上看，所有芯片和無源器件 均位于 XY 平面上方，芯片堆疊在一起，在 XY 平面的上方有穿過芯片的 TSV，在 XY 平面的下方有基板 的布線和過孔。整個系統(tǒng)通過 TSV 和 RDL 將芯片直接電氣連接。
（圖7：2.5D 封裝和 3D 封裝結構的區(qū)別）
資料來源：知乎，國盛證券研究所
TSV 技術是 2.5D/3D 封裝的關鍵工藝之一。硅通孔技術（TSV，Through Silicon Via）是通過在芯片和芯片之間、晶圓和晶圓之間制作垂直導通，實現(xiàn)芯片之間互連的技術。TSV 技術通過銅、鎢和多晶硅等導電物質的填充，實現(xiàn)硅通孔的垂直電氣互連。硅通孔技術的優(yōu)勢是可以通過垂直互連減小互連長度
、信號延遲，降低電容、電感，實現(xiàn)芯片間的低功耗、高速通訊，增加帶寬和實現(xiàn)器件集成的小型化。
Via-Middle 和 Via-Last 是較為常見的通孔方式。
展開 5/26 Ansys 2.5D/3D IC封裝仿真分析案例分享
簡介：
2.5D/3D IC相比較傳統(tǒng)IC具有更高的功能密度。通過包含鍵合、倒裝、堆疊、Interposer和RDL再布線層等技術的組合，實現(xiàn)很高的功能密度，具有明顯的系統(tǒng)優(yōu)勢，由于2.5D/3D IC設計的復雜性，需要用三維電磁場工具精確抽取片上和封裝的三維電磁寄生效應，本次網絡研討會基于HFSS最新推出的2.5D/3D封裝仿真流程，幫助設計者完成GDS導入，interposer模型處理及3D全波仿真等過程，充分了解和體驗HFSS針對2.5D/3D IC設計的全新解決方案。
時間：
2020/05/26 16:00~17:00
報名方式：
點擊鏈接報名：http://event.31huiyi.com/1854380366/index?c=jishulink
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