高速信號回流的案例
PCB回流是什么? 高速信號回流路徑分析
如果和圖中信號為一條時鐘信號，并行有一組8bit的數據線，由同一芯片的同一電源供電，電流回流途徑是相同的。
如果數據線電平同時同向翻轉的話，會使時鐘上感應一個很大的反向電流，如果時鐘線沒有良好的匹配的話，這個串擾足以對時鐘信號產生致命影響。這種串擾的強度不是和干擾源的高低電平的絕對值成正比，而是和干擾源的電流變化速率成正比，對于一個純阻性的負載來說，串擾電流正比于：
dI/dt=dV/(T?10%-90%*R)
式中的dI/dt (電流變化速率)、dV(干擾源的擺幅)和R(干擾源負載)都是指干擾源的參數。如果是容性負載的話，dI/dt是與T?10%-90%的平方成反比的。
從式中可以看出，低頻的信號未必比高速信號的串擾小。也就是我們說的：1KHz的信號未必是低速信號，要綜合考慮沿的情況。對于沿很陡的信號，是包含很多諧波成分的，在各倍頻點都有很大的振幅。
因此，在選器件的時候也要注意一下，不要一味選開關速度快的芯片，不僅成本高，還會增加串擾以及EMC問題。
任何相鄰的電源層或其它的平面，只要在信號兩端有合適的電容提供一個到GND的低電抗通路，那么這個平面就可以作為這個信號的回流平面。在平常的應用中，收發對應的芯片IO電源往往是一致的，而且各自的電源與地之間一般都有0.01-0.1uF的退耦電容，而這些電容也恰恰在信號的兩端，所以該電源平面的回流效果是僅次于地平面的。而借用其他的電源平面做回流的話，往往不會在信號兩端有到地的低電抗通路。這樣，在相鄰平面感應出的電流就會尋找最近的電容回到地。
展開 干貨｜PCB回流是什么? 高速信號回流路徑分析
從式中可以看出，低頻的信號未必比高速信號的串擾小。也就是我們說的：1KHz的信號未必是低速信號，要綜合考慮沿的情況。對于沿很陡的信號，是包含很多諧波成分的，在各倍頻點都有很大的振幅。
因此，在選器件的時候也要注意一下，不要一味選開關速度快的芯片，不僅成本高，還會增加串擾以及EMC問題。
任何相鄰的電源層或其它的平面，只要在信號兩端有合適的電容提供一個到GND的低電抗通路，那么這個平面就可以作為這個信號的回流平面。在平常的應用中，收發對應的芯片IO電源往往是一致的，而且各自的電源與地之間一般都有0.01-0.1uF的退耦電容，而這些電容也恰恰在信號的兩端，所以該電源平面的回流效果是僅次于地平面的。而借用其他的電源平面做回流的話，往往不會在信號兩端有到地的低電抗通路。這樣，在相鄰平面感應出的電流就會尋找最近的電容回到地。如果這個“最近的電容”離始端或終端很遠的話，這個回流也要經過“長途跋涉”才能形成一個完整的回流通路，而這個通路也是相鄰信號的回流通路，這個相同的回流通路和共地干擾的效果是一樣的，等效為信號之間的串擾。
對于一些無法避免的跨電源分割的情況，可以在跨分割的地方跨接電容或RC串聯構成的高通濾波器(如10歐電阻串680p電容，具體的值要依自己的信號類型而定，即要提供高頻回流通路，又要隔離相互平面間的低頻串擾)。這樣可能會涉及到在電源平面之間加電容的問題，似乎有點滑稽，但肯定是有效的。如果一些規范上不允許的話，可以在分割處兩平面分別引電容到地。
對于借用其它平面做回流的情況，最好能在信號兩端適當增加幾個小電容到地，提供一個回流通路。但這種做法往往難以實現。因為終端附近的表層空間大多都給匹配電阻和芯片的退耦電容占據了。
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從式中可以看出，低頻的信號未必比高速信號的串擾小。也就是我們說的：1KHz的信號未必是低速信號，要綜合考慮沿的情況。對于沿很陡的信號，是包含很多諧波成分的，在各倍頻點都有很大的振幅。
因此，在選器件的時候也要注意一下，不要一味選開關速度快的芯片，不僅成本高，還會增加串擾以及EMC問題。
任何相鄰的電源層或其它的平面，只要在信號兩端有合適的電容提供一個到GND的低電抗通路，那么這個平面就可以作為這個信號的回流平面。在平常的應用中，收發對應的芯片IO電源往往是一致的，而且各自的電源與地之間一般都有0.01-0.1uF的退耦電容，而這些電容也恰恰在信號的兩端，所以該電源平面的回流效果是僅次于地平面的。而借用其他的電源平面做回流的話，往往不會在信號兩端有到地的低電抗通路。這樣，在相鄰平面感應出的電流就會尋找最近的電容回到地。如果這個“最近的電容”離始端或終端很遠的話，這個回流也要經過“長途跋涉”才能形成一個完整的回流通路，而這個通路也是相鄰信號的回流通路，這個相同的回流通路和共地干擾的效果是一樣的，等效為信號之間的串擾。
對于一些無法避免的跨電源分割的情況，可以在跨分割的地方跨接電容或RC串聯構成的高通濾波器(如10歐電阻串680p電容，具體的值要依自己的信號類型而定，即要提供高頻回流通路，又要隔離相互平面間的低頻串擾)。這樣可能會涉及到在電源平面之間加電容的問題，似乎有點滑稽，但肯定是有效的。如果一些規范上不允許的話，可以在分割處兩平面分別引電容到地。
對于借用其它平面做回流的情況，最好能在信號兩端適當增加幾個小電容到地，提供一個回流通路。但這種做法往往難以實現。
展開 干貨｜PCB高速信號回流路徑詳細分析
如果和圖中信號為一條時鐘信號，并行有一組8bit的數據線，由同一芯片的同一電源供電，電流回流途徑是相同的。
如果數據線電平同時同向翻轉的話，會使時鐘上感應一個很大的反向電流，如果時鐘線沒有良好的匹配的話，這個串擾足以對時鐘信號產生致命影響。這種串擾的強度不是和干擾源的高低電平的絕對值成正比，而是和干擾源的電流變化速率成正比，對于一個純阻性的負載來說，串擾電流正比于：
dI/dt=dV/(T?10%-90%*R)
式中的dI/dt (電流變化速率)、dV(干擾源的擺幅)和R(干擾源負載)都是指干擾源的參數。如果是容性負載的話，dI/dt是與T?10%-90%的平方成反比的。
從式中可以看出，低頻的信號未必比高速信號的串擾小。也就是我們說的：1KHz的信號未必是低速信號，要綜合考慮沿的情況。對于沿很陡的信號，是包含很多諧波成分的，在各倍頻點都有很大的振幅。
因此，在選器件的時候也要注意一下，不要一味選開關速度快的芯片，不僅成本高，還會增加串擾以及EMC問題。
任何相鄰的電源層或其它的平面，只要在信號兩端有合適的電容提供一個到GND的低電抗通路，那么這個平面就可以作為這個信號的回流平面。在平常的應用中，收發對應的芯片IO電源往往是一致的，而且各自的電源與地之間一般都有0.01-0.1uF的退耦電容，而這些電容也恰恰在信號的兩端，所以該電源平面的回流效果是僅次于地平面的。而借用其他的電源平面做回流的話，往往不會在信號兩端有到地的低電抗通路。這樣，在相鄰平面感應出的電流就會尋找最近的電容回到地。
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高速信號添加回流地過孔到底有沒有用？
PCB工程師注意啦：通常pcb上的打過孔換層會引起鏡像平面的非連續性，這就會導致信號的最佳回流途徑被破壞。
我們都知道，信號打孔換層會改變信號的回流路徑，如果信號換層，回流路徑也跟著換層，但是在信號換層處過孔不能將信號回路連通起來，將引起信號回路面積增大，從而導致EMC問題。
如下圖所示，描述了信號打孔換層的幾種情況：
a、信號線換層，回流路徑也從GND換到VCC上去了；
b、信號線換層，但參考面沒改變，回流路徑沒有換層；
c、信號線換層，回流路徑也換層，但只是從一個GND平面換到另一個平面；
a、c兩種情況如果不能在信號換層過孔處將信號回路連通起來，將引起信號回路面積增大，從而導致EMC問題。
針對以上換層引起的回路問題其解決方法如下：
a、需要在過孔附近放置旁路電容將VCC與GND連接起來，以給回路提供一個低阻抗通路；
b、建議高速信號線及時鐘線采用此種換層方式；
c、需在換層過孔附近放置地過孔將GND與GND連接起來，以給回路就近提供一個通道。
所以我們經常可以看到一些經驗豐富的PCB設計師在處理高速信號打孔換層的時候，在信號孔附近添加回流地孔，如下圖所示。
展開 干貨｜高人圖解高速電路PCB回流路徑
從式中可以看出，低頻的信號未必比高速信號的串擾小。也就是我們說的：1KHz的信號未必是低速信號，要綜合考慮沿的情況。對于沿很陡的信號，是包含很多諧波成分的，在各倍頻點都有很大的振幅。因此，在選器件的時候也要注意一下，不要一味選開關速度快的芯片，不僅成本高，還會增加串擾以及EMC問題。
任何相鄰的電源層或其它的平面，只要在信號兩端有合適的電容提供一個到GND的低電抗通路，那么這個平面就可以作為這個信號的回流平面。在平常的應用中，收發對應的芯片IO電源往往是一致的，而且各自的電源與地之間一般都有0.01-0.1uF的退耦電容，而這些電容也恰恰在信號的兩端，所以該電源平面的回流效果是僅次于地平面的。而借用其他的電源平面做回流的話，往往不會在信號兩端有到地的低電抗通路。這樣，在相鄰平面感應出的電流就會尋找最近的電容回到地。如果這個“最近的電容”離始端或終端很遠的話，這個回流也要經過“長途跋涉”才能形成一個完整的回流通路，而這個通路也是相鄰信號的回流通路，這個相同的回流通路和共地干擾的效果是一樣的，等效為信號之間的串擾。
對于一些無法避免的跨電源分割的情況，可以在跨分割的地方跨接電容或RC串聯構成的高通濾波器(如10歐電阻串680p電容，具體的值要依自己的信號類型而定，即要提供高頻回流通路，又要隔離相互平面間的低頻串擾)。這樣可能會涉及到在電源平面之間加電容的問題，似乎有點滑稽，但肯定是有效的。如果一些規范上不允許的話，可以在分割處兩平面分別引電容到地。
對于借用其它平面做回流的情況，最好能在信號兩端適當增加幾個小電容到地，提供一個回流通路。但這種做法往往難以實現。因為終端附近的表層空間大多都給匹配電阻和芯片的退耦電容占據了。
回流噪聲是參考平面上的噪聲主要的來源之一。
展開 干貨 | 時鐘100M也算是高速信號？
01
之前，和EE的小伙伴交流，談到高速信號。他說：你們SI只要看看那些頻率大于100MHz的信號，什么USB、PCIe就行了，其他的就不用關心了。那些時鐘Buffer出的100M，那些UART，SPI等低速信號我們就看看線長，隨意管控就行了。
查了查，整理一下市面上對高速信號的相關定義：
1.頻率大于100MHz的信號；
2.上升沿（或下降沿）小于100ps的信號；
3.上升時間小于5倍的信號傳輸延時。
想一想：時鐘Buffer出的100M，算不算高速信號？
從理論上來說，這個信號是不是高速信號，就是判斷這個信號是否在傳輸過程中有SI 的問題，需不需要管控？
02
關于高速信號定義的第一點。頻率大于多少就定性為是否是高速信號，那就是高頻和高速的區別。高頻是否就是高速？
話不多說，直接上圖：
同樣是1GHz的信號，信號的邊沿越陡峭，高頻分量就越多，就需要管控其信號完整性。同樣，信號的邊沿不陡峭，就不需要管控了，所以頻率大于多少的信號，是否是高速信號，要看情況。不能簡單地認為高頻就是高速，不能把高頻和高速混為一談。
03
接下來講高速信號定義的兩點，都是關于上升時間有關。實際上，SI 的大多數問題也都是和信號的上升時間（RT）有關。
上升時間：低電平到高電平，電壓幅值從10%~90%的時間。也有一種說法：20%~80%。我們這里選擇10%~90%。
當傳輸線時延大于信號上升邊20%，會有信號完整性問題，振鈴噪聲可能影響電路功能，需要加以管控。
展開 【原創干貨】高速信號是否需要包地處理
當我們在做高速PCB設計時，很多工程師都會糾結于包地問題，那么高速信號是否需要包地處理呢？
首先，我們要明確為什么要包地？包地的作用是什么？
實際上，包地的作用就是為了減小串擾，串擾形成的機理是有害信號從一個線網轉移到相鄰線網
而串擾在PCB上是由不同網絡之間因較長的平行布線引起的相互干擾，主要是由于平行線間的分布電容和分布電感的作用
加入包地線是如何減少串擾的？
包地線是位于攻擊線和被攻擊線之間的隔離線，它可以有效的減少信號之間的電容，插入屏蔽地線后信號與地耦合，不在與鄰近線耦合，使線間串擾大大降低。另外包地線不僅僅只是屏蔽了電場，附件動態線上的電流也在包地線上產生了方向相反的感應電流，包地線上的感應電流產生的磁力線進一步抵消了動態線在靜態線位置處所產生的雜散磁力線。
那么，包地真的能解決所有的串擾問題嗎？
高速走線的設計跟包地沒有多大關系，真正有關系的是信號間的干擾，專業術語也叫串擾，包地只是解決串擾的其中一個手段。
包地通常解決的是容性串擾，而感性串擾是通過空間磁力轉移的，包地并不能解決感性串擾，所以包地并不能隔絕所有的串擾問題。但是如果串擾問題沒有或者說是沒影響，其實包地和不包地都可以。
展開 一體化高速信號處理微系統
ZXB-27DR-42C一體化高速信號處理微系統，采用Xilinx RFSoCZU27DR，可以訪問大型FPGA 門密度，2 路ADC / DAC 端口，4G DDR4 內存，適用于各種不同的可編程應用，帶有ZU27DR FPGA 的ZXB-RFSOC-2T2R 由 2 路 12 位，采樣率4.0GSPS ADC 和 2 路14 位，采樣率6.554 GSPS DAC 端口提供支持。
10/22 | Ansys RaptorH：高速SoC、混合信號及射頻芯片的電磁建模
近期，Ansys RaptorH仿真解決方案也已正式通過三星Foundry認證，用于研發高速SoC和2.5維/三維集成電路（2.5D/3D-IC）。
培訓時間：
2020年10月22日（周四） 16:00~ 17:00
主講講師：
成捷
Ansys半導體事業部主任應用工程師，主要負責Totem/PathFinder/Helic等產品的支持。對模擬及混合信號設計的功耗、電源完整性、可靠性及電磁串擾等問題有較全面的理解和豐富的經驗。
點擊圖片或點擊報名鏈接報名：http://event.31huiyi.com/1909663237/index?c=jishulink
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近期，Ansys RaptorH仿真解決方案也已正式通過三星Foundry認證，用于研發高速SoC和2.5維/三維集成電路（2.5D/3D-IC）。
培訓時間：
2020年10月22日（周四） 16:00~ 17:00
主講講師：
成捷
Ansys半導體事業部主任應用工程師，主要負責Totem/PathFinder/Helic等產品的支持。對模擬及混合信號設計的功耗、電源完整性、可靠性及電磁串擾等問題有較全面的理解和豐富的經驗。
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用戶作品賞析 | PoP封裝微系統高速并行和串行信號通道設計
作品賞析（4）| PoP封裝微系統高速并行和串行信號通道設計
內容簡介
隨著電子系統走向小型化、高功能密度集成，以PoP為代表的三維立體封裝在微系統中應用越來越廣。互連通道從平面傳輸線走向垂直結構，平面和垂直的過渡、阻抗不連續、多節點網絡的拓撲結構和高密度布線，在此立體小尺度結構下，反射、串擾、衰減嚴重制約了高速并行和串行信號的傳輸性能。本論文，開展了芯片/封裝/系統協同、場路協同的仿真方法研究，通過對PoP封裝中立體互連通道的參數化建模和多參數綜合影響分析、拓撲結構和端接匹配優化、芯片特性與通道協同優化，提出了PoP微系統中信號通道的設計方法，保障了高速信號的完整性。
關于作者
王艷玲 | 西安微電子技術研究所研究員
獲獎作品一覽
展開 2025大賽優秀作品 | 基于Ansys平臺的大尺寸車載屏高速信號的仿真實踐
作品名稱：基于Ansys平臺的大尺寸車載屏高速信號的仿真實踐
作者： 常志，洪先長，高孝濤 | 天馬汽車電子有限公司
關鍵詞：Ansys仿真平臺；車載屏；高速信號；多目標拓撲
作者說
Ansys工具能夠通過精準施策，全面提升產品的信號傳輸效率、抗干擾能力、阻抗匹配精度及電磁兼容性，不僅使產品各項性能指標達到設計標準，更為其在高頻、高可靠性應用場景中的推廣與應用提供了有力支撐，具有重要的實際應用價值與技術參考意義。未來研究方向包括多板級系統仿真集成（如顯示屏與ADAS模塊的互擾分析）以及AI驅動的自動優化算法應用，以進一步適應6G車載通信需求。
隨著大屏顯示技術的不斷演進，大尺寸顯示屏不僅朝著高分辨率、高刷新率方向快速發展，且因屏幕尺寸持續增大，需要同時驅動的多顆 Display IC數量，這使得高速信號鏈路的信號完整性（SI）和電源完整性（PI）問題日益突出。本論文基于Ansys仿真平臺，針對大尺寸屏的高速信號鏈路LVDS接口進行系統性仿真分析。通過建立精確的3D電磁模型，結合Ansys HFSS進行頻域S參數提取，并利用Ansys Circuit進行時域仿真，優化PCB布局布線方案，提升信號傳輸穩定性。實驗結果表明，基于Ansys的協同仿真方法可有效預測高速信號鏈路的眼圖抖動、上升時間等關鍵指標，降低EMI風險，為大尺寸屏的高速信號設計提供可靠的理論依據和工程實踐指導。
挑戰/需求
大尺寸車載顯示屏的高速信號傳輸面臨著獨特而復雜的技術挑戰，這些挑戰主要源于顯示系統的物理特性、汽車電子環境的特殊性以及高速信號傳輸的基礎理論限制。
展開 一體化高速信號處理微系統、存儲板 ZXB-27DR-42C
ZXB-27DR-42C一體化高速信號處理微系統，采用Xilinx RFSoCZU27DR，可以訪問大型FPGA 門密度，2 路ADC / DAC 端口，4G DDR4 內存，適用于各種不同的可編程應用，帶有ZU27DR FPGA 的ZXB-RFSOC-2T2R 由 2 路 12 位，采樣率4.0GSPS ADC 和 2 路14 位，采樣率6.554 GSPS DAC 端口提供支持。
全國首個5G地鐵站在成都開通 高速WiFi信號覆蓋站廳
在地鐵10號線太平園站內，由移動5G網絡轉化而來的高速wifi信號已經悄然覆蓋整個站廳，這里就是全國第一個覆蓋5G信號的地鐵站，將成為移動對5G室內分布系統進行測試的重要場所，這也標志著5G網絡距離我們已經越來越近，而成都的5G網絡覆蓋也越來越廣、越來越深入。
