高速信號回流
關注創建者：匿名 創建時間：2021-08-31
高速信號回流的實例教程
如果和圖中信號為一條時鐘信號，并行有一組8bit的數據線，由同一芯片的同一電源供電，電流回流途徑是相同的。
如果數據線電平同時同向翻轉的話，會使時鐘上感應一個很大的反向電流，如果時鐘線沒有良好的匹配的話，這個串擾足以對時鐘信號產生致命影響。這種串擾的強度不是和干擾源的高低電平的絕對值成正比，而是和干擾源的電流變化速率成正比，對于一個純阻性的負載來說，串擾電流正比于：
dI/dt=dV/(T?10%-90%*R)
式中的dI/dt (電流變化速率)、dV(干擾源的擺幅)和R(干擾源負載)都是指干擾源的參數。如果是容性負載的話，dI/dt是與T?10%-90%的平方成反比的。
從式中可以看出，低頻的信號未必比高速信號的串擾小。也就是我們說的：1KHz的信號未必是低速信號，要綜合考慮沿的情況。對于沿很陡的信號，是包含很多諧波成分的，在各倍頻點都有很大的振幅。
因此，在選器件的時候也要注意一下，不要一味選開關速度快的芯片，不僅成本高，還會增加串擾以及EMC問題。
任何相鄰的電源層或其它的平面，只要在信號兩端有合適的電容提供一個到GND的低電抗通路，那么這個平面就可以作為這個信號的回流平面。在平常的應用中，收發對應的芯片IO電源往往是一致的，而且各自的電源與地之間一般都有0.01-0.1uF的退耦電容，而這些電容也恰恰在信號的兩端，所以該電源平面的回流效果是僅次于地平面的。而借用其他的電源平面做回流的話，往往不會在信號兩端有到地的低電抗通路。這樣，在相鄰平面感應出的電流就會尋找最近的電容回到地。
展開 從式中可以看出，低頻的信號未必比高速信號的串擾小。也就是我們說的：1KHz的信號未必是低速信號，要綜合考慮沿的情況。對于沿很陡的信號，是包含很多諧波成分的，在各倍頻點都有很大的振幅。
因此，在選器件的時候也要注意一下，不要一味選開關速度快的芯片，不僅成本高，還會增加串擾以及EMC問題。
任何相鄰的電源層或其它的平面，只要在信號兩端有合適的電容提供一個到GND的低電抗通路，那么這個平面就可以作為這個信號的回流平面。在平常的應用中，收發對應的芯片IO電源往往是一致的，而且各自的電源與地之間一般都有0.01-0.1uF的退耦電容，而這些電容也恰恰在信號的兩端，所以該電源平面的回流效果是僅次于地平面的。而借用其他的電源平面做回流的話，往往不會在信號兩端有到地的低電抗通路。這樣，在相鄰平面感應出的電流就會尋找最近的電容回到地。如果這個“最近的電容”離始端或終端很遠的話，這個回流也要經過“長途跋涉”才能形成一個完整的回流通路，而這個通路也是相鄰信號的回流通路，這個相同的回流通路和共地干擾的效果是一樣的，等效為信號之間的串擾。
對于一些無法避免的跨電源分割的情況，可以在跨分割的地方跨接電容或RC串聯構成的高通濾波器(如10歐電阻串680p電容，具體的值要依自己的信號類型而定，即要提供高頻回流通路，又要隔離相互平面間的低頻串擾)。這樣可能會涉及到在電源平面之間加電容的問題，似乎有點滑稽，但肯定是有效的。如果一些規范上不允許的話，可以在分割處兩平面分別引電容到地。
對于借用其它平面做回流的情況，最好能在信號兩端適當增加幾個小電容到地，提供一個回流通路。但這種做法往往難以實現。因為終端附近的表層空間大多都給匹配電阻和芯片的退耦電容占據了。
展開 從式中可以看出，低頻的信號未必比高速信號的串擾小。也就是我們說的：1KHz的信號未必是低速信號，要綜合考慮沿的情況。對于沿很陡的信號，是包含很多諧波成分的，在各倍頻點都有很大的振幅。
因此，在選器件的時候也要注意一下，不要一味選開關速度快的芯片，不僅成本高，還會增加串擾以及EMC問題。
任何相鄰的電源層或其它的平面，只要在信號兩端有合適的電容提供一個到GND的低電抗通路，那么這個平面就可以作為這個信號的回流平面。在平常的應用中，收發對應的芯片IO電源往往是一致的，而且各自的電源與地之間一般都有0.01-0.1uF的退耦電容，而這些電容也恰恰在信號的兩端，所以該電源平面的回流效果是僅次于地平面的。而借用其他的電源平面做回流的話，往往不會在信號兩端有到地的低電抗通路。這樣，在相鄰平面感應出的電流就會尋找最近的電容回到地。如果這個“最近的電容”離始端或終端很遠的話，這個回流也要經過“長途跋涉”才能形成一個完整的回流通路，而這個通路也是相鄰信號的回流通路，這個相同的回流通路和共地干擾的效果是一樣的，等效為信號之間的串擾。
對于一些無法避免的跨電源分割的情況，可以在跨分割的地方跨接電容或RC串聯構成的高通濾波器(如10歐電阻串680p電容，具體的值要依自己的信號類型而定，即要提供高頻回流通路，又要隔離相互平面間的低頻串擾)。這樣可能會涉及到在電源平面之間加電容的問題，似乎有點滑稽，但肯定是有效的。如果一些規范上不允許的話，可以在分割處兩平面分別引電容到地。
對于借用其它平面做回流的情況，最好能在信號兩端適當增加幾個小電容到地，提供一個回流通路。但這種做法往往難以實現。
展開 如果和圖中信號為一條時鐘信號，并行有一組8bit的數據線，由同一芯片的同一電源供電，電流回流途徑是相同的。
如果數據線電平同時同向翻轉的話，會使時鐘上感應一個很大的反向電流，如果時鐘線沒有良好的匹配的話，這個串擾足以對時鐘信號產生致命影響。這種串擾的強度不是和干擾源的高低電平的絕對值成正比，而是和干擾源的電流變化速率成正比，對于一個純阻性的負載來說，串擾電流正比于：
dI/dt=dV/(T?10%-90%*R)
式中的dI/dt (電流變化速率)、dV(干擾源的擺幅)和R(干擾源負載)都是指干擾源的參數。如果是容性負載的話，dI/dt是與T?10%-90%的平方成反比的。
從式中可以看出，低頻的信號未必比高速信號的串擾小。也就是我們說的：1KHz的信號未必是低速信號，要綜合考慮沿的情況。對于沿很陡的信號，是包含很多諧波成分的，在各倍頻點都有很大的振幅。
因此，在選器件的時候也要注意一下，不要一味選開關速度快的芯片，不僅成本高，還會增加串擾以及EMC問題。
任何相鄰的電源層或其它的平面，只要在信號兩端有合適的電容提供一個到GND的低電抗通路，那么這個平面就可以作為這個信號的回流平面。在平常的應用中，收發對應的芯片IO電源往往是一致的，而且各自的電源與地之間一般都有0.01-0.1uF的退耦電容，而這些電容也恰恰在信號的兩端，所以該電源平面的回流效果是僅次于地平面的。而借用其他的電源平面做回流的話，往往不會在信號兩端有到地的低電抗通路。這樣，在相鄰平面感應出的電流就會尋找最近的電容回到地。
展開 PCB工程師注意啦：通常pcb上的打過孔換層會引起鏡像平面的非連續性，這就會導致信號的最佳回流途徑被破壞。
我們都知道，信號打孔換層會改變信號的回流路徑，如果信號換層，回流路徑也跟著換層，但是在信號換層處過孔不能將信號回路連通起來，將引起信號回路面積增大，從而導致EMC問題。
如下圖所示，描述了信號打孔換層的幾種情況：
a、信號線換層，回流路徑也從GND換到VCC上去了；
b、信號線換層，但參考面沒改變，回流路徑沒有換層；
c、信號線換層，回流路徑也換層，但只是從一個GND平面換到另一個平面；
a、c兩種情況如果不能在信號換層過孔處將信號回路連通起來，將引起信號回路面積增大，從而導致EMC問題。
針對以上換層引起的回路問題其解決方法如下：
a、需要在過孔附近放置旁路電容將VCC與GND連接起來，以給回路提供一個低阻抗通路；
b、建議高速信號線及時鐘線采用此種換層方式；
c、需在換層過孔附近放置地過孔將GND與GND連接起來，以給回路就近提供一個通道。
所以我們經常可以看到一些經驗豐富的PCB設計師在處理高速信號打孔換層的時候，在信號孔附近添加回流地孔，如下圖所示。
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ZXB-27DR-42C一體化高速信號處理微系統，采用Xilinx RFSoCZU27DR，可以訪問大型FPGA 門密度，2 路ADC / DAC 端口，4G DDR4 內存，適用于各種不同的可編程應用，帶有ZU27DR FPGA 的ZXB-RFSOC-2T2R 由 2 路 12 位，采樣率4.0GSPS ADC 和 2 路14 位，采樣率6.554 GSPS DAC 端口提供支持。
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01
之前，和EE的小伙伴交流，談到高速信號。他說：你們SI只要看看那些頻率大于100MHz的信號，什么USB、PCIe就行了，其他的就不用關心了。那些時鐘Buffer出的100M，那些UART，SPI等低速信號我們就看看線長，隨意管控就行了。
查了查，整理一下市面上對高速信號的相關定義：
1.頻率大于100MHz的信號；
2.上升沿（或下降沿）小于100ps的信號
01
回流的基本概念
數字電路的原理圖中，數字信號的傳播是從一個邏輯門向另一個邏輯門，信號通過導線從輸出端送到接收端，看起來似乎是單向流動的，許多數字工程師因此認為回路通路是不相關的。
畢竟，驅動器和接收器都指定為電壓模式器件
對于雙面板，檢查高速信號線是否與其回流地線緊挨在一起布線；對于多層板，檢查高速信號線是否盡量緊靠地平面走線
4. 對于相鄰的兩層信號走線，盡量垂直走線
5. 避免信號線從電源模塊、共模電感、變壓器、濾波器下穿越
6. 盡量避免高速信號在同一層上的長距離平行走線
7.
回流的基本概念
畢竟，
1、回流的基本概念
數字電路的原理圖中，數字信號的傳播是從一個邏輯門向另一個邏輯門，信號通過導線從輸出端送到接收端，看起來似乎是單向流動的，許多數字工程師因此認為回路通路是不相關的
當我們在做高速PCB設計時，很多工程師都會糾結于包地問題，那么高速信號是否需要包地處理呢？
首先，我們要明確為什么要包地
寫在前面
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